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Verilog HDL
菜鸟猿++
这个作者很懒,什么都没留下…
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时序逻辑电路设计入门——Verilog HDL语言
时序逻辑电路设计入门——Verilog HDL语言计数器移位寄存器计数器module count_test(en,clk,clr,cout,outy);input en,clk,clr;output [3:0]outy;output cout;reg [3:0]outy;always @ (posedge clk or posedge clr)// 请在下面添加代码,完成16 进制计数器功能/* Begin */if(clr) outy<=0;else if(en) if原创 2021-05-30 12:34:24 · 2473 阅读 · 0 评论 -
时序逻辑电路设计进阶——Verilog HDL语言
时序逻辑电路设计进阶——Verilog HDL语言6位十进制计数器24位寄存器6位十进制计数器module counter6bit_test(ENA,CLR,F_IN,Q); input ENA; input CLR; input F_IN; output [23:0] Q; reg [23:0] Q; reg F_OUT; /*请在下面添加代码,完成6位十进制计数器*/ /* Begin */always@(pos原创 2021-05-30 12:30:32 · 1970 阅读 · 0 评论 -
组合逻辑电路设计进阶——Verilog HDL语言
组合逻辑电路设计进阶——Verilog HDL语言半加器全加器显示译码器半加器//hadder_test.vmodule hadder_test(a,b,cout,sum);// 请在下面添加代码,完成一位半加器功能/* Begin */input a,b;output cout,sum;assign {cout,sum} = a+b;/* End */endmodule全加器module fadder_test(a,b,ci,s,co);//考虑进位的加法器模块 // 请在下面原创 2021-05-30 12:27:10 · 1502 阅读 · 0 评论 -
组合逻辑电路设计入门 ——Verilog HDL语言
组合逻辑电路设计入门 ——Verilog HDL语言三人表决电路多路选择器三人表决电路module JG3(ABC,X,Y); //input Port(s) input [2:0] ABC; //output Port(s) output X, Y; reg X, Y; //Additional Module Item(s) always@(ABC) // 请在下面添加代码,实现满足三人表决器真值表; /********** Begin *********/ca原创 2021-05-30 12:24:50 · 1737 阅读 · 0 评论 -
编码器和译码器设计——Verilog HDL
编码器和译码器设计——Verilog HDL编码器设计 ——Verilog HDL语言译码器设计——Verilog HDL语言编码器设计 ——Verilog HDL语言//设计一个输入输出均为高电平有效的3位二进制优先编码器//I[7]的优先权最高,I[0]的优先权最低module encoder8_3_test(I,Y);input [7:0] I;output reg[2:0] Y;// 请在下面添加代码,完成设计任务/* Begin */always @(I)beginif(I原创 2021-05-30 12:22:34 · 3571 阅读 · 0 评论 -
Verilog初体验
Verilog初体验全加器设计无符号二进制数加法器的实现减法运算器定点二进制数的补码加减法运算器全加器设计module fa_behavioral(a,b,ci,s,co);//考虑进位的加法器模块 input a,b; input ci; output s; output co; // 请在下面添加代码,完成一位全加器功能 /********** Begin *********/ assign {原创 2021-05-30 12:18:36 · 2075 阅读 · 3 评论