一、 实验目的 1 、巩固组合逻辑电路设计、仿真方法。 2 、学习 Verilog HDL 层次化文件设计。 二、 实验内容 1. 用 Verilog HDL 以层次化的设计方法,结合实验 1 (需修改部分代码),使用下文计 数器模块代码