FPGAvhdl
牛郎恋刘娘,刘娘念牛郎
裂开来
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FPGA用2-4译码器元件实现4-16译码器
原理图如上知道原理图 代码也就ok了需要两个vhdl文件一个是main文件 也就是主输入输出另一个是 元件vhdl 实现部分输入输出 在这里指 2-4译码器由于之前写的奇偶判别器 没有改实体名 这点可以忽略主程序如下entity jiou is port( signal x:in bit_vector(3 downto 0); signal en:in bit; signal z:out bit_vector(15 downto 0) );end entity;.原创 2022-05-12 22:12:18 · 5149 阅读 · 2 评论 -
FPGA有限状态机Moore Fsm
有限状态机(Finite-state machine, FSM)Moore Machine输出仅是当前状态的函数Mealy Machine输出是当前状态和输入的函数有限状态机 ->状态转换A->输入 Y->输出我们设计一个如下图所示的有限状态机reset=1 复位 状态=s0状态为s0 时 输入为1 时 状态转换为s1状态为s1 时 输入为0 时 状态转换为s2状态为s2 时 输入为1 时 状态转换为s3状态为s3 时 输入为0 时 状态转换为s0原创 2022-04-28 20:34:24 · 403 阅读 · 0 评论