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原创 Servlet
Servlet一、创建Servlet1. 创建Servlet的三种方式二、Servlet注解和部署1. 部署2. 注解三、ServletConfig接口1. 获取ServletConfig对象的两种方式2. ServletConfig接口3. 获取Servlet参数四、ServletContext1. 获取ServletContext对象2、三个案例了解ServletContext2.1、获取上下文初始化参数2.2、实现Serlvet数据之间共享（网站访问次数）2.2、读取 Web 应用下的资源文件四、Re
2022-04-21 12:23:25
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原创 Java二级知识总结
Java二级常用知识个人总结一、软件工程基础：1.软件定义与特点简单来说，软件是有程序，数据及相关文档的完整集合。软件具有以下特点:软件具有抽象性，是一种逻辑实体。软件没有明显的制作过程，可以进行大量复制。软件在使用期间不存在磨损、老化的问题。对硬件和环境具有依赖性软件复杂性高，成本昂贵。软件开发设计诸多的社会因素。2.软件的分类按功能分为：应用软件、系统软件、支撑（工具软件）。常用的系统软件：操作系统（OS）、DBMS、编译程序、汇编程序等注： 杀毒软件和 管理系统
2022-03-24 20:20:16
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原创 2020计算机数电实验二
一: 下载Modelsim SE-64 10.41.下载安装包和破解文件patch_dll.bat和MentorKG.exe。2. 安装好之后，在破解文件复制放在安装目录Win64中。3. 然后在安装目录中找到Win64中找到mgls.dll / mgls64.dll 两个文件，取消“只读”属性。如图： 4.然后从Win64中找到 patch_dll.bat，点击并运行，等待生成TXT文本，保存在Win64中。5.恢复mgls.dll / mgls64.dll 的“只读”属性。6.在桌面
2021-04-10 16:55:39
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原创 RabbitMQ生产者和消费者可靠性机制、延迟队列（含下订单实战）
可以被称为死信交换机。当消息在一个队列中变成死信后，它被重新发送到另一个交换机中，这个交换机就是DLX，绑定DLX的队列就被称之为。： 是否批处理，一般为 false，当该参数为 true 时，则可以一次性确认deliveryTag小于等于传入值的所有消息。： 是否批处理，一般为 false，当该参数为 true 时，则可以一次性确认deliveryTag小于等于传入值的所有消息。当生产者发送消息时，连接不上RabbitMQ或网络出现问题，可能会导致消息丢失，为了解决问题AMPQ提供了消息的重试机制。
2024-06-26 14:33:51
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原创 Spring和jackson版本问题
3、引入jar到lib中（我这里已经引入，没有引入右侧全选，点击Put into。1、spring4对应的版本jackson2.6.x。2、spring5对应的版本jackson2.9.x。
2023-08-27 16:24:49
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原创 实现登录注册页面详细（Servlet+jsp+java）
1.2、注册、登录、首页界面（jsp）注册界面：登录界面：首页界面：1.3、创建数据库创建表： 在utils包下创建DruidUtils类：2.2、dao层 dao层接口以及实现类：2.3、Service层 Service层以及实现类:2.4、controller层2.4.1、注册控制类（RegUserServletController）：登录流程： 可自行创建数据库以及前端页面，主要看实现方法代码。若要实现上述过程，私信发源码。...
2022-06-10 22:02:06
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原创 Java I/O流基础总结
Java I/O流前言一、概述：什么是Java IO流1、OutputStream是什么？2、OutputStream的方法3、关于OutputSteam层次结构4、InputSteam是什么？5、InputSteam的方法6、关于InputStream层次结构二、FileOutputSream和FileInputSream1、FileOutputSream是什么？2、FileOutputStream方法3、案例3.1、写入单个字节3.2、写入字符串4、FileInputStream是什么？5、FileIn
2022-04-26 14:28:50
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原创 期末作业（三）
篮球24秒计时1.设计思想与过程module digital(TimerH,TimerL,over,Reset,Stop,clk);output [6:0]TimerH;output [6:0]TimerL;output over;input Reset;input Stop;input clk;wire [1:0]H;wire [3:0]L;wire clk_1;fenpin UO (.clk(clk),.clk_old(clk_1));basketballtimer U1(o
2021-06-27 17:50:53
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原创 期末作业（二）
传播延时代码:module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire w1,w2,w3;ADD_half_unit_delay M1(w2,w1,a,b);ADD_half_unit_delay M2(w3,sum,w1,c_in);or #1 M3(c_out,w2,w3);endmodule module ADD_half_unit_delay (output c_out,sum,input a,b
2021-06-27 16:30:25
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原创 期末作业（一）
全加器代码如：module fuladd(Cin,x,y,s,Cout);input Cin,x,y;output reg s,Cout;always @(x,y,Cin){Cout,s} = x + y + Cin ;endmodule 二：Quartus II测试1.创建Verilog HDL file2.填写上述代码3.进行编译三：结果如图：四、过程链接...
2021-06-27 12:08:46
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原创 独热码状态机、SR锁存器延迟模型、移位除法器模型
用modelsim仿真基本流程:一、独热码状态机代码以及测试代码如下：module ex8_1(clock,reset, x,y1,y2);input clock,reset;input x;output y1,y2;reg y1,y2;reg[3:0] cstate, nstate;parameters0=4’b0001,s1=4’b0010,s2=4’b0100,s3=4’b1000;always @(posedge clock or posedge reset)begin
2021-06-11 15:02:31
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原创 Modelsim工程仿真流程
用modelsim仿真基本流程:代码以及测试代码如下：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule测试代码：module test;wire sum, c_out;reg a,b,c_in
2021-05-28 14:24:21
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原创 个人实验。
测试代码：一：module barrel(W,S,Y);input [3:0]W;input [1:0]S;output [3:0]Y;wire [3:0]T;assign {T,Y} = {W,W} >> S;endmodule二：module parity(X,Y);input [7:0]X;output [7:0]Y;assign Y = {^X[6:0],X[6:0]};endmodule过程：1.编译代码2.在ModelSim中进行仿真，3.在wav
2021-05-21 18:35:30
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原创 4位加器的门级建模和quartus ii和modelsim联合仿真
一 .多路选择器和加法器1.多路选择器子电路模板和一个加法器子电路如图电路：2.选择输入信号m=0，电路实现和S=a+b；m=1，则电路实现S=c+d。3.编写如上代码：module shared(a,b,c,d,m,s1,s0);input a,b,c,d,m;output s1,s0;wire w1,w2;mux2to1 U1(a,c,m,w1);mux2to1 U2(b,d,m,w2);adder U3(w1,w2,s1,s0);endmodulemodule mux2to
2021-05-07 19:39:22
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空空如也
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