期末作业（一）

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一个全加器的行为级描述

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全加器代码如：

module	fuladd(Cin,x,y,s,Cout);
input	Cin,x,y;
output	reg s,Cout;
always	@(x,y,Cin)
{Cout,s} = x + y + Cin ;
endmodule	

二：Quartus II测试
1.创建Verilog HDL file
2.填写上述代码
3.进行编译

三：结果如图：

四、
过程链接