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QUARTUS II
Peisi:
这个作者很懒,什么都没留下…
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期末作业(三)
篮球24秒计时1.设计思想与过程module digital(TimerH,TimerL,over,Reset,Stop,clk);output [6:0]TimerH;output [6:0]TimerL;output over;input Reset;input Stop;input clk;wire [1:0]H;wire [3:0]L;wire clk_1;fenpin UO (.clk(clk),.clk_old(clk_1));basketballtimer U1(o原创 2021-06-27 17:50:53 · 185 阅读 · 0 评论 -
期末作业(二)
传播延时代码:module Add_full_unit_delay(output c_out,sum,input a,b,c_in);wire w1,w2,w3;ADD_half_unit_delay M1(w2,w1,a,b);ADD_half_unit_delay M2(w3,sum,w1,c_in);or #1 M3(c_out,w2,w3);endmodule module ADD_half_unit_delay (output c_out,sum,input a,b原创 2021-06-27 16:30:25 · 92 阅读 · 0 评论 -
期末作业(一)
全加器代码如:module fuladd(Cin,x,y,s,Cout);input Cin,x,y;output reg s,Cout;always @(x,y,Cin){Cout,s} = x + y + Cin ;endmodule 二:Quartus II测试1.创建Verilog HDL file2.填写上述代码3.进行编译三:结果如图:四、过程链接...原创 2021-06-27 12:08:46 · 102 阅读 · 0 评论 -
个人实验。
测试代码:一:module barrel(W,S,Y);input [3:0]W;input [1:0]S;output [3:0]Y;wire [3:0]T;assign {T,Y} = {W,W} >> S;endmodule二:module parity(X,Y);input [7:0]X;output [7:0]Y;assign Y = {^X[6:0],X[6:0]};endmodule过程:1.编译代码2.在ModelSim中进行仿真,3.在wav原创 2021-05-21 18:35:30 · 100 阅读 · 0 评论 -
2020计算机数电实验二
一: 下载Modelsim SE-64 10.41.下载安装包和破解文件patch_dll.bat和MentorKG.exe。2. 安装好之后,在破解文件复制放在安装目录Win64中。3. 然后在安装目录中找到Win64中找到mgls.dll / mgls64.dll 两个文件,取消“只读”属性。如图: 4.然后从Win64中找到 patch_dll.bat,点击并运行,等待生成TXT文本,保存在Win64中。5.恢复mgls.dll / mgls64.dll 的“只读”属性。6.在桌面原创 2021-04-10 16:55:39 · 2453 阅读 · 3 评论