一,实验代码:
module decoder3x8 (din, en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;
always @(din or en)
if (en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case (din)
3’b000:begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001: begin
dout=8’b1111_1101;
ex=1 'b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011: begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111 ;
ex=1’b0;
end
3’b101: begin
dout=8’b1101_1111;ex=1 'b0;
end
3’b110: begin
dout=8’b1011_1111 ;ex=1’b0;
end
3’b111: begin
dout=8’b0111_1111;
ex=1 'b0;
end
default: begin
dout=8 'b1111_1111 ;
ex=1’b0;
end
endcase
end
endmodule
二,实验截图:
2021-06-04
最新推荐文章于 2022-04-23 14:32:27 发布
该博客介绍了使用Verilog语言实现3输入8输出的译码器详细代码。当使能信号en为高时,输出全为1;根据3位输入din的不同组合,输出dout产生相应编码,同时ex输出标志位。具体映射关系在case语句中定义。
摘要由CSDN通过智能技术生成