- 博客(12)
- 收藏
- 关注
RSS订阅原创 2021-06-29
实验一：教材书81页图3.23实验代码：module adder4(carry,X,Y,S,carryout);input carryin;input [3:0]X,Y;output [3:0]S;output carryout;wire [3:1]C;fulladd stage0 (carryin,X[0],Y[0],S[0],C[1]);fulladd stage1 (C[1],X[1],Y[1],S[1],C[2]);fulladd stage2 (C[2],X[2],Y[2],S
2021-06-29 15:22:37
179
原创 2021-06-25
实验三：Verilog HDL 高级数字设计 81页例4.9实验代码：timescale 1 ns/1 psmodule Add_full_ASIC(output c_out,sum,input a,b,c_in);wire w1,w2,w3;wire c_out_bar;Add_half_ASIC M1(w2,w1,a,b);Add_half_ASIC M2(w3,sum,w1,c_in);norf201 M3(c_
2021-06-25 15:48:52
65
原创 2021-06-25
实验二：Verilog HDL(第二版）数字系统设计及仿真十一章实验四实验代码：module s4;reg [3:0] a,b;reg [2:0] select;reg [3:0] result_f,result_t;integer seed1,seed2;initialbeginselect=0;seed1=40;seed2=9;endalwaysbegina 实验视频二
2021-06-25 15:43:30
43
原创 2021-06-25
实验一：教材书81页图3.23实验代码：module adder4(carry,X,Y,S,carryout);input carryin;input [3:0]X,Y;output [3:0]S;output carryout;wire [3:1]C;fulladd stage0 (carryin,X[0],Y[0],S[0],C[1]);fulladd stage1 (C[1],X[1],Y[1],S[1],C[2]);fulladd stage2 (C[2],X[2],Y[2],S
2021-06-25 15:32:53
57
原创 2021-06-04
一，实验代码：module decoder3x8 (din, en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if (en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase (din)3’b000:begindout=8’b1111_1110;ex=1’b0;e
2021-06-04 13:43:22
67
原创 2021-06-04
一，实验代码：module tbdecoder;reg [2:0] din;reg en;wire [7:0] dout;wire ex;initialbegin#10 en=0;din=3’b000;#10 en=0;din=3’b001;#10 en=0;din=3’b010;#10 en=0;din=3’b011;#10 en=0;din=3’b100;#10 en=0;din=3’b101;#10 en=0;din=3’b110;#10 en=0;din=3’b111;
2021-06-04 13:41:23
63
原创 2021-05-28
一，实验名称：主从D触发器的门级建模二，实验目的：熟悉逻辑电路的学习以及建模三，实验截屏：四，实验代码：module MSDFF(Q,Qbar,D,C);output Q,Qbar;input D,C;notnot1 ( NotD,D),not2 ( NotC,C),not3 ( NotY,Y);nandnand1 ( D1,D,C),nand2 ( D2,C,NotD),nand3 ( Y,D1,Ybar),nand4 ( Ybar,Y,D2),nand5 ( Y1,Y,N
2021-05-28 15:03:55
46
原创 2021-05-28
一，实验名称：modelsim工程仿真流程二，实验目的：加强学习仿真流程三，实验截图：四，实验代码：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c1,s1,c_in);or(c_out,c2,c1);endmodulemodule test;wire sum,c_out;
2021-05-28 14:51:49
50
原创 2021-05-23
1.实验名称：Moore型状态机verilog代码2.实验步骤：（1）实验代码：modulesimple(Clock,Resetn,w,z);input Clock,Resetn,w; output z; reg[2:1]y,Y; parameter[2:1]A=2’b00,B=2’b01,C=2’b10;
2021-05-23 22:53:50
94
原创 2021-05-23
1.实验名称：ModelSim基本仿真流程2.实验步骤：（1）实验代码：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule（2）实验结果显示...
2021-05-23 22:23:40
56
原创 2021-05-07
一.实验名称：4位加法器的门级建模二.实验步骤：1.下载安装modeelsim并破2.打开软件编写代码，如下：module fulladd(S,Cout,Cin,A,B);output S,Cout;input Cin,A,B;wire and1,and2,and3,and4;xor (S,Cin,A,B);and (and1,Cin,A);and (and2,A,B);and (and3,Cin,B);or (Cout,and1,and2,and3);endmodulemodu
2021-05-07 18:19:21
65
原创 2021-03-14
1.实验目的：下载Quartur ii软件并进行图片仿真和代码仿真。2.实验内容：参照书上内容完成代码仿真。3.实验原理：使用veeilog语法 4.实验工具：pc机和Quartur ii软件 5.实验截屏：6.实验视频：请下载哔哩哔哩动画打开此网址：https://www.bilibili.com/video/BV1aN411X7tv7.实验代码：module examplel (x1,
2021-03-14 22:45:24
170
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人