Verilog快速入门的练习

第1关：Verilog描述电路模块

实验目的

熟悉用Verilog HDL描述电路模块的基本代码结构，掌握模块开始和结束的关键字，并会对模块名字进行合法命名。

实验任务

请在右侧代码窗格中补充完整模块关键字以及合法的模块名字标识符。 请在两行星号之间的空行上填写代码，切勿改动其它代码！！

1. /********** Begin of blank1 *********/
3. //please write your code here!
5. /********** End of blank1 ***********/

相关知识

电路模块

数字逻辑电路以模块（module）的形式定义，如下图所示：

标识符的命名规则

1.以字母开头 2.可以包含任何字母和数字以及下划线_、美元符号$ 3.区分大小写

测试说明

请在右侧代码窗格中补充完成Verilog代码，点击右下方的评测按钮，平台会对你编写的代码进行测试：

---

开始你的任务吧，祝你挑战成功！

/********** Begin of blank1 *********/
  //请输入电路模块关键字以及模块名字(合法并具有一定含义的标识符，如cir_name、main等)
module main;
/********** End of blank1 *********/

  initial       //初始化
    begin       //相当于C语言的 {
      $display("hello, welcome to the colorful digital circuits world!");//相当于C语言的printf函数
      $finish;   //操作完成
    end         //相当于C语言的 }

/********** Begin of blank2 *********/
	//请输入模块结束关键字
	endmodule
/********** End of blank2 *********/

 

 第2关：Verilog电路模块的端口描述

 

实验目的

熟悉用Verilog HDL描述电路模块的基本代码结构，掌握端口的概念、输入输出关键字及信号的合法命名。

实验任务

请对照下图电路模块的逻辑符号，在右侧代码窗格中补充完整端口信号列表和输入、输出信号的定义。

相关知识

电路模块的端口

一个电路模块有输入和输出信号，它们统称为端口（port），如上图所示。

测试说明

请在右侧代码窗格中补充完成Verilog代码，点击右下方的评测按钮，平台会对你编写的代码进行测试! 以下是测试用例：

1. VCD info: dumpfile test.vcd opened for output.
2. time d0 d1 sel f
3. 0 0 0 0 0
4. 1 1 0 0 1
5. 3 1 1 0 1
6. 7 1 1 1 1
7. 8 0 1 1 1
8. 10 0 0 1 0
9. 14 0 0 0 0
10. 15 1 0 0 1