4.3 Verilog练习(3)

 

 

练习九.利用状态机的嵌套实现层次结构化设计

目的：１.运用主状态机与子状态机产生层次化的逻辑设计；２.在结构化设计中灵活使用任务（task）结构。
在上一节，我们学习了如何使用状态机的实例。实际上，单个有限状态机控制整个逻辑电路的运转在实际设计中是不多见，往往是状态机套用状态机，从而形成树状的控制核心。这一点也与我们提倡的层次化、结构化的自顶而下的设计方法相符，下面我们就将提供一个这样的示例以供大家学习。
该例是一个简化的EPROM的串行写入器。事实上，它是一个EPROM读写器设计中实现写功能的部分经删节得到的，去除了EPROM的启动、结束和EPROM控制字的写入等功能，只具备这样一个雏形。

工作的步骤是：１.地址的串行写入；２.数据的串行写入；3.给信号源应答，信号源给出下一个操作对象；４.结束写操作。通过移位令并行数据得以一位一位输出。

// Module Name: writing

`timescale 1ns / 1ps
module writing(reset,clk,address,data,sda,ack);
input reset,clk;
input[7:0] data,address;
output sda,ack; //sda负责串行数据输出；
                //ack是一个对象操作完毕后，模块给出的应答信号。
reg link_write; //link_write 决定何时输出。
reg[3:0] state; //主状态机的状态字。
reg[4:0] sh8out_state; //从状态机的状态字。
reg[7:0] sh8out_buf; //输入数据缓冲。
reg finish_F; //用以判断是否处理完一个操作对象。
reg ack;
parameter idle=0,addr_write=1,data_write=2,stop_ack=3;
parameter bit0=1,bit1=2,bit2=3,bit3=4,bit4=5,bit5=6,bit6=7,bit7=8;
assign sda = link_write? sh8out_buf[7] : 1'bz;

always @(posedge clk)
begin
    if(!reset) //复位。
        begin
        link_write<= 0;
        state <= idle;
        finish_F <= 0;
        sh8out_state<=idle;
        ack<= 0;
        sh8out_buf<=0;
        end
    else    
        case(state)
        idle:
            begin
            link_write <= 0;
            state <= idle;
            finish_F <= 0;
            sh8out_state<=idle;
            ack