计算机组成原理

1.冯·诺依曼机的基本工作方式是（控制流驱动方式）。

2.下列（按地址访问并顺序执行指令）是冯·诺依曼机工作方式的基本特点。

3.冯·诺依曼机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是（指令周期的不同阶段）。

4.存放预执行指令的寄存器是（IR）。

5.在CPU中，跟踪下一条要执行的指令的地址的寄存器是（PC ）。

6.MAR和MDR的位数分别为（ 地址码长度、存储字长  ）。

7.下列关于CPU存取速度的比较中，正确的是（ 寄存器>Cache>内存 ）。

8.若一个8位的计算机系统以16位来表示地址，则该计算机系统有（  65536 ）个地址空间。

9.关于编译程序和解释程序，下列说法中错误的是（ 解释程序方法较简单，运行速度也较快）。

10.将高级语言源程序转换成机器级目标代码文件的程序是（编译程序）。

11.计算机硬件能够直接执行的是（ 机器语言程序 ）。

12.计算机系统的层次结构可以分为6层，其层次之间的依存关系是（上层实现对下层的功能扩展，而下层是实现上层的基础。）。

13.关于CPU主频、CPI、MIPS、MFLOPS，说法正确的是（CPU主频指CPU使用的时钟脉冲频率，CPI是执行一条指令平均使用的CPU时钟数 ）。

14.下列关于机器字长、指令字长和存储字长的说法中，正确的是（ Ⅱ、Ⅲ  ）。

Ⅱ三者在数值上可能不等     Ⅲ存储字长是存放在一个存储单元中的二进制代码位数  

15.32位微机是指该计算机所用CPU（能同时处理32位的二进制数）。

16.CPU的CPI与下列（时钟频率）因素无关。

17.下列选项中，能缩短程序执行时间的措施是（ Ⅰ 、 Ⅱ 和 Ⅲ）。

Ⅰ．提高 CPU 时钟频率  Ⅱ ．优化数据通路结构 Ⅲ ．对程序进行编译优化

18.下列选项中，描述浮点数操作速度指标的是（ MFLOPS）。

19.将高级语言程序转换为机器级目标代码文件的程序是（编译程序）。

20.冯●诺依曼结构计算机中数据采用二进制编码表示，其主要原因是（I、II和III  ）。

1. 下列关于CISC/RISC的叙述中，错误的是（CISC比RISC的机器能更好的支持高级语言）

2. RISC思想主要基于的是（ 减少指令的平均执行周期  ）

3.以下叙述中( RISC机一定采用流水技术)是正确的。

4.下列关于RISC的说法中，错误的是( RISC普遍采用微程序控制器 )。

5.有效地址是指（操作数的真实地址）

6.指令采用不同寻址方式的目的是（缩短指令字长，扩大寻址空间，提高编程灵活性）

7.假定指令中地址码所给出的是操作数的有效地址，则该指令采用（直接寻址）。

8.设指令中的地址码为A，变址寄存器为X，程序寄存器为PC，则变址间址寻址方式的操作数的有效地址EA是（（（X）+A））。

9.（ 变址寻址 ）便于处理数组问题。

10.在多道程序设计中，最重要的寻址方式是（ 相对寻址）。

1.一条指令中包含的信息有（操作码、地址码）

2.一地址指令中，为完成两个数的算术运算，除地址码指明的一个操作数外，另一个数常采用（ 隐含寻址）。

3.四地址指令OPA1A2A3的功能为（A1）OP（A2）→（A3），且A4给出下一条指令地址，假设A1、A2、A3、A4都为主存储器地址，则完成下述指令需要访存（4）次。

4.某指令系统有200条指令，对操作码采用固定长度二进制编码是，最少需要（8）位。

5.指令寄存器的位数取决于（ 指令字长）。

6.一个计算机系统采用32位单字长指令，地址码12位，若定义了250条二地址指令，则还可以有（24K ）条一地址指令。

7.某计算机按字节编址，指令字长固定且只有两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（24）位。

8.在CPU执行指令的过程中，指令的地址由( 程序计数器(PC) )给出。

9.程序控制类指令的功能是(改变程序执行的顺序  )。

10.在指令格式中，采用扩展操作码设计方案的目的是（保持指令字长度不变而增加指令的数量 ）。

1.在微型机系统中，I/O设备通过（设备控制器  ）与主板的系统总线相连接。

2.下列关于I/O指令的说法中,错误的是(  I／O指令的格式和通用指令格式相同   )。

3.以下关于通道程序的叙述中，正确的是（ 通道程序存放在主存中）。

4.下列关于I／O设备的说法中正确的是（B. I、II、IV ）。

I，键盘、鼠标、显示器、打印机属于人机交互设备

II，在微型计算机中，VGA代表的是视频传输标准

Ⅳ，鼠标适合于用中断方式来实现输入操作

5.一台字符显示器的vRAM中存放的是（显示字符的ASCII码）。

6.CRT的分辨率为1024×1024像素,像素的颜色数为256,则刷新存储器的每单元字长为( 8bit ),总容量为(  IMB    )。

7.下列关于磁盘的说法中,错误的是(  RAID技术可以提高磁盘的磁记录密度和磁盘利用率)。

8.下列选项中，在I/O总线的数据线上传输的信息包括(I、II、III) 

I. I/O接口中的命令字

II. I/O接口中的状态字

III.中断类型号

9.在统一编址的方式下，区分存储单元和I/O设备是靠 （ 不同的地址码  ）。

10.I/O的编址方式采用统一编址方式时,进行输入/输出的操作的指令是(  访存指令 )。

11.在统一编址情况下,就I/O设备而言,其对应的IO地址说法错误的是(  可以随意在地址的任何地方   )。

12.程序员进行系统调用访问设备使用的是( 逻辑地址  ）。

13.磁盘驱动器向盘片磁道记录数据时采用（  串行    )方式写入。

14.设置中断排队判优逻辑的目的是（ 使同时提出的请求中的优先级别最高者得到及时响应  ）

15.以下说法中，错误的是 (  中断向量地址是中断服务程序的入口地址 ）。

16.下列关于中断I/O方式和DMA方式的比较的叙述中，错误的是（  中断I/O方式使用于所有外部设备，DMA方式仅适用于快速外部设备  ）。

17.CPU响应DMA请求的条件是当前(   机器周期  )执行完。

答案解析：每个机器周期结束后，CPU就可以响应DMA请求。注意区别：DMA在主存交互数据时通过周期窃取方式，窃取的是存器周期。

18.下列说法中,错误的是( B. Ⅱ、Ⅲ、Ⅳ   )。

Ⅱ.在每条指令的执行过程中,每个总线周期要检査一次有无中断请求

Ⅲ.检测有无DMA请求,一般安排在一条指令执行过程的末尾

IV.中断服务程序的最后指令是无条件转移指令

19.在下列情况下,可能不发生中断请求的是( 一条指令执行完毕  )。

20.下列不属于程序控制指令的是(  中断隐指令   )。

21.在中断响应周期中，CPU主要完成的工作是（ 关中断，保护断点、发中断响应并形成向量地址  ）。

22.DMA方式中，周期窃取是窃取一个（存取周期）。

23.CPU响应DMA请求的条件是当前（机器周期  ）执行完。

24.在DMA方式下，数据从内存传送到外设经过的路径是（ 内存->数据总线->DMAC->外设）。  

25.在DMA方式传送数据的过程中，由于没有破坏（程序计数器和寄存器）的内容，所有CPU可以正常工作（访存除外）。

1. 在取指周期中，是按照（程序计数器PC）的内容访问主存，以读取指令。

2.CPU响应中断的时间是（执行周期结束）。

3.计算机操作的最小单位时间是（时钟周期）。

4.指令寄存器的位数取决于（ 指令字长 ）。

5.程序计数器PC在（控制器 ）中。

6.下列寄存器中，汇编语言程序员可见的是（PC）。

7.下列部件不属于控制器的是（程序状态字寄存器）。

8.CPU中保存当前正在执行指令的寄存器是（指令寄存器）。

9.在CPU中，跟踪后继指令地址的寄存器是（程序计数器 ）。

10.条件转移指令执行时所依据的条件来自（标志寄存器）。

11.在CPU的寄存器中，（指令寄存器）对用户是透明的。

13.采用DMA方式传递数据时，每传送一个数据就要占用（存取周期 ）。

14.指令周期是指（  CPU从主存取出一条指令加上执行这条指令的时间 ）。

17.通用寄存器是（ 可编程指定多种功能的寄存器  ）。

18.PC的位数取决于（ 存储器的容量  ）。

19.在所谓的n位CPU中，n是指（ 数据总线线数   ）。

20.在计算机系统中表征程序和机器运行状态的部件是（  程序状态字寄存器  ）。

1.在微程序控制方式中，机器指令和微指令的关系是（每一条机器指令由一段（或一个）微程序来解释执行）。

2.微地址是指微指令（在控制存储器的存储位置 ）。

3.通常，微指令的周期对应一个（机器周期 ）。

4.在一条无条件跳转指令的指令周期内，PC的值被修改了（2）次。

5.指令周期由一个到几个机器周期组成，第一个机器周期是（从主存中取出指令字）。

6.下列说法中，合理的是（执行各条指令的机器周期数可变，各机器周期的长度可变）。

7.以下关于间址周期的描述中，正确的是（ 对于存储器间接寻址和寄存器间接寻址，它们的操作是不同的）。

8.下列说法中，正确的是（Ⅱ、Ⅲ ）。

Ⅱ指令字长等于存储字长的前提下，取指周期等于机器周期

Ⅲ指令字长和机器字长的长度没有任何关系

9.在微程序控制器中，形成微程序入口地址的是(机器指令的操作码字段 )。

10.微程序控制器的速度比硬布线控制器慢，主要是因为(增加了从控制存储器读取微指令时间).

11.微程序控制存储器属于(CPU )的一部分。

12.微程序存放在（只读存储器中 ）。

14.相对于微程序控制器，硬布线控制器的特点是（指令执行速度快，指令功能的修改和扩展难 ）。

1.计算机的存储器采用分级方式是为了(解决容量、速度、价格三者之间的矛盾)

2.存储器分层体系结构中，存储器从速度最快到最慢的排序是(寄存器-Cache-主存-辅存)

3.某计算机字长为32位，按字节编址，采用小端(Little Endian)方式存储数据。假定有一个double型变量（占8个字节），其机器数表示为1122 3344 5566 7788H，存放在0000 8040H开始的连续存储单元中，则存储单元0000 8046H中存放的是(22H)

4.双端口RAM在（左端口和右端口的地址码相同 ）情况下会发生读/写冲突。

5.采用虚拟存储器的目的是(扩大存储器的寻址空间)

6.常用的虚拟存储器寻址系统由（主存-辅存 ）两级存储器组成。

7.下列存储器中，在工作期间需要周期性刷新的是(DRAM)

8.下列关于缺页处理的叙述中，错误的是(缺页处理完成后回到发生缺页的指令的下一条指令执行)

9.  DRAM电容上的电荷一般只能维持1-2ms,所以每隔2ms必须刷新一次，常用的刷新方式有哪些？

集中刷新，分散刷新，异步刷新

10.一个四体并行交叉存储器，每个模块容量是64K×32位，按字编址，存取周期为200ns，请问在一个存取周期中，整个存储器能向CPU提供多少位二进制信息？

32位×4=128位

11.已知接收到的汉明码为0100111（按配偶原则配置），试问欲传送的信息是什么？

P4P2P1=110, 正确码为0100101，所以信息是0101

12.若某存储器存储周期为250ns,每次读出16位，该存储器的数据传输率是多少？

16位=2B，所以，数据传输率是2B/(250×10-9s)=8×106B/s

1.某C语言程序段如下：

   for(i=0; i<=9; i++){

         temp=1;

         for(j=0; j<=i; j++) temp*=a[j];

         sum+=temp;}

下列关于数组a的访问局部性的描述中，正确的是(时间局部性和空间局部性皆有)

2.下列命令组合的一次访问过程中，不可能发生的是( TLB命中，Cache命中，Page未命中)

3.为使虚拟存储系统有效地发挥其预期的作用，所运行程序应具有的特性是(应具有较好的局部性)

4.虚拟存储管理系统的基础是程序访问的局部性原理，此原理的基本含义是(在程序的执行过程中，程序对主存的访问是不均匀的)

1.某计算机字长是32位，它的存储容量是64KB，按字编址，它的寻址范围是(16K)

2.某存储器容量为32K×16位，则(地址线为15根，数据线为16根)

3.某存储器容量为64KB，按字节编址，地址4000H-5FFFH为ROM区，其余为RAM区。若采用8K×4位的SRAM芯片进行设计，则需要该芯片的数量是(14)

4.某计算机存储器按字节编址，主存地址空间大小为64MB，现用4M×8位的RAM芯片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是(26)

5.用存储容量为16K×1位的存储器芯片来组成一个64K×8位的存储器，则在字方向和位方向分别扩展了（4，8）倍。

6.某计算机主存容量64KB,其中ROM区为4KB,其余为RAM区，按字节编址。现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器，需要上述规格的ROM芯片数和RAM芯片数分别是(2，30)

7.某计算机字长为16位，存储器容量为256KB,CPU按字寻址，其寻址范围是( 0--217-1)

8.4个16K×8位的存储芯片，可设计为（ 32K×16位）容量的存储器。

9.设CPU地址总线有24根，数据总线有32根，用512K×8位的RAM芯片构成该机的主存储器，则该机主存最多需要（128）片这样的存储芯片。

10.地址总线A0(高位)--A15(低位)，用4K×4位的存储芯片组成16K×8位存储器，则产生片选信号的译码器的输入地址线应该是(A2A3)

1. 8位原码能表示的不同数据有（  256）个。

2. 16位补码0X8FA0扩展为32位应该是（0XFFFF 8FA0）。

3. 若寄存器内容为1111 1111，若它等于-1，则为（补码 ）。

4. 下列选项中，描述浮点数操作速度指标的是（ MFLOPS ）。

5. 某32位计算机按字节编址,采用小端方式。若语句“int i=0；”对应指令的机器代码为“C7 45 FC 00 00 00 00”，则语句“int i=-64;”对应指令的机器代码是( C7 45 FC C0 FF FF FF)。

6. 16位补码0X7FA0扩展为32位应该是（ 00007FA0）。

7. 假设某计算机的字长为8位，则数-1010110的移码表示形式为（00101010）

8. 假设[X]补=10101010，则X的真值为？（-1010110）

9. 8位数补码的表示范围为（-128~+127）。

10. 补码定点整数01010101左移两位后的值为（01010100 ）。

11. 补码定点整数10010101右移1位后的值为（1100 1010 ）。

12. 若采用双符号位，则两个正数相加时产生溢出的特征时，双符号位为 （01）。

13. 在补码的加减法中，用两位符号位判断溢出，两位符号位=10时，表示（结果负溢出）

14. 原码的乘法是（ 先取操作数绝对值相乘，符号位单独处理 ）。

15. 原码乘法时，符号位单独处理乘积的方式是（两个操作数符号相“异或”。  ）。

16. 原码乘法时，符号位单独处理乘积的方式是( 两个操作数符号相“异或”)

17. 实现N位(不包括符号位)补码一位乘时，乘积为(2N+1 )位。

18. 在原码不恢复余数法(又称原码加减交替法)的算法中，( 仅当最后一步不够减时，才恢复一次余数).

19. 下列关于补码除法的说法中，正确的是( 补码不恢复余数除法中，异号相除时，够减商0，不够减商1)。

20. 在规格化浮点运算中，若某浮点数为2^5*1.10101，其中尾数为补码表示，则该数（需要尾数左移一位规格化  ）。

21. 算术逻辑单元(AlU)的功能-般包括(算术运算和逻辑运算 ).

22. [2009统考真题]一个 C 语言程序在一台 32 位机器上运行。程序中定义了三个变量 x 、 y 和 z ，其中 x 和 z 为 int 型， y 为 short 型。当 x=127 ， y=-9 时，执行赋值语句 z=x+y 后， x 、 y 和 z 的值分别是（ x=0000007FH ， y=FFF7H ， z=00000076H）。

23. 某数采用IEEE 754单精度浮点数格式表示为C640 0000H，则该数的值是（-1.5×213）

24. float 型数据常用IEEE 754单精度浮点格式表示。假设两个float型变量x和y分别存放在32位寄存器f1 和f2中，若(f1)=CC90 0000H，(f2)=B0C0 0000H， 则x和y之间的关系为（x<y 且符号相同）

25.  IEEE 754单精度浮点格式表示的数中，最小的规格化正数是（A. 1.0×）

26. 用海明码对长度为8位的数据进行检/纠错时，若能纠正一位错。则校验位数至少为（4）

27. 关于海明校验码的说法中，正确的是（ 能检测出两位同时出错 ）。

28. 下列关于循环冗余校验的说法中，（通信双方可以无需商定就直接使用多项式编码）是错误的。

29. 在 CRC（循环冗余校验）方法中，采用了 （模 2 除法（异或）） 运算计算校验码。

30. 下列有关浮点数加减运算的叙述中，正确的是（Ⅰ、Ⅱ、Ⅲ、Ⅳ   ）。

31. 设X=+11/16,Y=+6/16，试用变形补码计算x+y并判断是否溢出。

[X]补=00.1011   [Y]补=00.0110    [x+Y]补=01.0001    两个符号位不同，溢出。

32.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 位和 7 位（均含 2 位符号位）。若有两个数 X=×29/32 ， Y=×5/8 ，则用浮点加法计算 X+Y 的最终结果是？请写出计算过程。

溢出

33. 已知接收到的汉明码为0100111（按配偶原则配置），试问欲传送的信息是什么？

P4P2P1=110, 正确码为0100101，所以信息是0101

1.在串行进位的并行加法器中，影响加法器运算速度的关键因素是(  进位传递延迟 )。

2.算术逻辑单元(AlU)的功能-般包括(算术运算和逻辑运算 ).

3.加法器采用并行进位的目的是( 提高加法器运算速度 )。

4.用8片74181和两片74182可组成( 两级先行进位结构的32位ALU  )。

假设某基准程序A在某计算机上的运行时间为100秒，其中90秒为CPU时间，其余为I/O时间。若CPU 的速度提高50%，I/O速度不变，则运行基准程序A所耗费的时间为？（请写成计算过程）

90*100/150+10=70秒

22. 若某程序编译后生成的目标代码由A、B、C、D四类指令组成，它们在程序中所占比例分别为40%、20%、15%、25%。已知A、B、C、D四类指令的CPI分别为1、2、2、2。现需要对程序进行编译优化，优化后的程序中A类指令条数减少了一半，而其它指令数量未发生变化。假设运行该程序的计算机CPU主频为500MHZ。

（1）优化前、后的CPI各为多少？（各5分）

（2）优化前、后程序的MIPS为？（各5分）

（3）通过上面的计算结果，你能得出什么结论？（10分）

正确答案：

（1）优化前CPI=0.4*1+0.2*2+0.15*2+0.25*2=1.6 (5分)

         优化后，ABCD的所占比例为25%、25%、18.75%、31.25%

      CPI=0.25*1+0.25*2+0.1875*2+0.3125*2=1.75（ 5分）

（2）MIPS=F/CPI

        优化前 500/1.6=312.2  优化后  285.7

（3）优化后程序速度降低。原因A类指令执行频率高，执行速度快。程序优化应降低CPI高的指令的占比，或者提高运行速度快的指令的执行概率。

21. 当读取并执行一条指令时，控制器的主要功能是什么？

① 从主存取指令，并计算下一条指令在主存中的地址；（4分）② 对指令进行译码，产生相应的操作控制信号；（4分）③ 控制指令执行的步骤和数据流动的方向。（2分）

22.简述中央处理器的基本功能。

（1）指令控制，即对程序运行的控制；（2分）

（2）操作控制，即对指令内操作步骤的控制；（2分）

（3）数据运算，即对数据进行算术运算和逻辑运算，这是CPU的最基本功能；（2分）

（4）异常处理和中断处理，如处理运算中的溢出等错误情况以及处理外部设备的服务请求等　此外，CPU还具有存储管理、总线管理、电源管理等扩展功能。（4分）

16. 流水计算机的数据相关主要分为写后读（RAW）、读后写（WAR），写后写(WAW)。请指出下面三组指令中各存在哪种类型的数据相关？

（1）LDA     R1，A               ；M（A）→R1；M（A）是存储单元   （4分）

ADD    R2，R1                ；（R2）+（R1） →R2

（2）ADD   R3，R4                ；（R3）+（R4） →R3            （4分）

MUL   R4，R5                ；（R4）*（R5） →R4

（3）LDA     R6，B                  ；M（B） →R6，M（B）是存储单元  （2分）

MUL   R6，R7                ；（R6）*（R7） →R6

正确答案：

（1）写后读相关   （4分）

（2）读后写相关   （4分）

（3）写后写相关   （2分）

17. (简答题, 10分)指令和数据都存于存储器中，CPU如何区分它们？

完成一条指令分为取指阶段和执行阶段。在取指阶段通过访问存储器可将指令取出；在执行阶段通过访问存储器可将操作数取出。因此，虽然指令和数据都以二进制代码形式存放在存储器中，但CPU可根据指令周期的不同阶段判断从存储器取出的二进制代码是指令还是数据。

6. (计算题, 40分)一个采用直接映射方式的16KB缓存，假设块长为8个32位的字，按字节编址，则地址为FDA459H的主存单元映射到缓存的第几块内（十进制表示）。

正确答案：

直接映射方式下，块大小8*4B=32B, 所以块内位移占5位

    16KB/32B=512,即有512个Cache块，Cache块号占9位

FDA459H=1111 1101 1010 0100 0101 1001, 从右边开始向左，5位块内位移，9位块号

为10 0100 010，十进制数为290

1. 某机的机器字长为16位，主存按字编址，指令格式如下：

15       10  9         8  7       0

   操作码         X           D  

其中，D为位移量；X为寻址特征位。

X=00: 直接寻址;   

X=01: 用变址寄存器X1寻址

X=10: 用变址寄存器X2寻址;  

X=11: 相对寻址

设（PC）=1234H, (X1)=0037H, (X2)=1122H(H代表十六位进制数)，

请确定下列指令的有效地址：

(1)4420H  (2) 2244H   (3) 1322H   (4) 3521H    (5) 6723H

正确答案：

取址后，PC=1235H(不是1236H,因为主存按字编址)

(1)X=00,D=20H,有效地址EA=20H

(2)X=10,D=44H,有效地址EA=1122H+44H=1166H

(3)X=11,D=22H,有效地址EA=1235H+22H=1257H

(4)X=01,D=21H,有效地址EA=0037H+21H=0058H

(5)X=11,D=23H,有效地址EA=1235H+23H=1258H

2. 假设指令字长为16位，操作数的地址码为6位，指令有零地址、一地址、二地址3种格式。

1）设操作码固定，若零地址指令有M种，一地址指令有N种，则二地址指令最多有几种？

操作数地址码为6位，所以二地址指令中操作码的位数为16-6-6=4，这4位操作码最多有16种操作。由于操作码固定，所以二地址指令最多有16-M-N种

2）采用扩展操作码技术，二地址指令最多有几种？

采用扩展操作码技术，操作码位数随地址数的减少而增加。对应二地址指令，除去用于一地址扩展，最多有15种

3）采用扩展操作码技术，若二地址指令有P条，零地址指令有Q条，则一地址指令最多有几种？(20分)

设一地址指令最多有X种，则 [(24-P)×26-X]×26=Q 所以 X=(24-P)×26 -Q×2-6

3.某模型机共有64种操作，操作码位数固定，且具有以下特点。

(1) 采用一地址或二地址格式。

(2) 有寄存器寻址、直接寻址和相对寻址（位移量-128~+127）三种寻址方式。

(3) 有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中。

(4) 取数/存数指令在通用寄存器和存储器之间传递数据。

(5) 存取器容量为1MB，按字节编址。

要求设计算术/逻辑指令、取数/存数指令和相对转移指令的格式。

正确答案：

1. 算术/逻辑指令格式为寄存器--寄存器型，取单字长16位。

6      2        4       4

OP    M       Ri       Rj

其中，OP为操作码，6位，可实现64种操作；M为寻址模式，2位，可反映寄存器寻址、直接寻址、相对寻址；Ri和Rj各取4位，指出源操作数和目的操作数的寄存器（共16个）编号。

1. 取数/存数指令格式为寄存器--存储器型，取双字长32位，（35分），格式如下：

6      2        4       4

OP    M       Ri       A1

          A2

其中，OP为操作码，6位不变；M为寻址模式，2位不变；Ri为4位，源操作数地址（存数指令）或目的操作数地址（取数指令）；A1和A2共20位，为存储器地址，可直接访问按字节编址的1MB存储器。

1. 相对转移指令为一地址格式，取单字长16位，（30分），格式如下：

6     2      8

OP    M    A

其中，OP为操作码，6位不变；M为寻址模式，2位不变；A为位移量8位，对应位移量为-128~+127。

4. 在程序查询方式的输入输出系统中，假设不考虑处理时间，每个查询操作需要100个时钟周期，CPU的时钟频率为50MHz。现有鼠标和硬盘两个设备，而且CPU必须每秒对鼠标进行30次查询，硬盘以32位字长为单位传输数据，即每32位被CPU查询一次，传输率为2*B/s。求CPU对这两个设备查询所花费的时间比率，由此可得出什么结论？

正确答案：

（1）CPU每秒对鼠标进行30次查询，所需的时钟周期数为100*30=3000。CPU的时钟频率为50MHz，即每秒50*个时钟周期，因此对鼠标的查询占用CPU的时间比率为[3000/（50*）]*100%=0.006%，可见，对鼠标的查询基本不影响CPU的性能。（25分）

（2）对于硬盘，每32位被CPU查询一次，因此每秒查询次数为2*B/4B=512K；则每秒查询的时钟周期数为100*512*1024=52.4*，因此对硬盘的查询占用CPU的时间比率为[52.4*/(50*)]*100%=105%，可见，即使CPU将全部时间都用于对硬盘的查询，也不能满足磁盘传输的要求，因此CPU一般不采用程序查询方式与磁盘交换信息。（25分）

5. 某计算机的CPU主频为500MHz，CPI为5（即执行每条指令平均需要5个时钟周期）。假定某外设的数据传输率为0.5MB/s，采用中断方式与主机进行数据传送，以32位为传输单位，对应的中断服务程序包含18条指令，中断服务的其他开销相当于2条指令的执行时间。回答下列问题，要求给出计算过程。

（1）在中断方式下，CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？

（2）当该外设的数据传输率达到5MB/s时，改用DMA方式传送数据。假定每次DMA传送块大小为5000B，且DMA预处理和后处理的总开销为500个时钟周期，则CPU用于该外设I/O的时间占整个CPU时间的百分比是多少？（假设DMA与CPU之间没有访存冲突）？

正确答案：

（1）外设每秒传送0.5MB，中断时每次传送32bit=4B。由于CPI=5，在中断方式下，CPU每次用于数据传送的时钟周期为5*18+5*2=100（中断服务程序+其他开销）。为达到外设0.5MB/s的数据传输率，外设每秒申请的中断次数为0.5MB/4B=125000。

1秒内用于中断的开销为100*125000=12500000=12.5M个时钟周期。

CPU用于外设I/O的时间占整个CPU时间的百分比为12.5M/500M=2.5%。（25分）

（2）当外设数据传输率提高到5MB/s时改用DMA方式传送，每次DMA传送一个数据块，大小为5000B，则1秒内需产生的DMA次数为5MB/5000B=1000.

CPU用于DMA处理的总开销为1000*500=500000=0.5M个时钟周期。

CPU用于外设I/O的时间占整个CPU时间的百分比为0.5M/500M=0.1%。（25分）

6.设某机有5级中断：L0，L1，L2，L3，L4，其中断响应优先次序为L0最高，L1次之，L4最低。现在要求将中断处理次序改为L1->L3->L0->L4->L2,试问下表中各级中断处理程序的各中断级屏蔽值如何设置（每级对应一位，该位为“0”表示允许中断，该位为“1”表示中断屏蔽）？

正确答案：

L0:11010    L1：01000    L2：11111    L3:01010     L4:11011

7.下图所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器（具有自增功能），M为主存（受R/W#信号控制），AR为地址寄存器，DR为数据缓冲寄存器，ALU由加、减控制信号决定完成何种操作，控制信号G控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中yi表示y寄存器的输入控制信号，R1o为寄存器R1的输出控制信号，未标字符的线为直通线，不受控制。

 “ADD　R2,R0”指令完成(R2)+(R0)→R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入PC中。并在流程图每一个CPU周期右边列出相应的微操作控制信号序列。（每空2分）

正确答案：

T1：PC->AR    PCo,G,Ari      R2→X         R2o,G,Xi

T2：M->DR     R/=R         R1→Y         R1o,G,Yi

T3：DR->IR     Dro,G,IRi      (R2)+(R0)→R0  + ,ALUo,G,R0i

8.设某机主存容量为16MB，按字节编址，缓存的容量为16KB。每字块有8个字，每个字32位。设计一个四路组相连映射（即缓存每组内共有4个字块）的缓存组织，要求：

（1）给出主存地址字段中各段的位数。

（2）设缓存初态为空，CPU依次从主存第0、1、2、…、99号单元读出100个字（主存一次读出一个字），并重复此次序读8次，问命中率是多少？

（3）若缓存的速度是主存速度的6倍，试问有缓存和无缓存相比，速度提高多少倍？

正确答案：

（1） 主存字块标记12位 组地址7位  字块内地址5位

（2）命中率:    100*8-13 /100*8  *100%=98.375%

（3）缓存访问一次时间为t, 主存访问一次时间为6t, 则无缓存访问时间6t*800,有缓存访问时间为t(800-13)+6t*13,提高倍数为：6t*800 / t(800-13)+6t*13-1=4.5

9.一个全加器包括3个输入和两个输出，输入端分别为加数Xi和Yi，低位进位输入Ci。输出端分别为和Si及本次高位进位输出Ci+1。

 Si=Xi⊕Yi⊕Ci；Ci+1  =  Xi Yi  + (Xi ⊕ Yi )Ci。假设所有与门和或门的传播时间延迟为T，异或门的延迟是6T.

问题（1）和Si的时间延迟？（2）进位输出Ci+1的时间延迟？

正确答案：（1）和Si的时间延迟是6T（2）进位输出Ci+1的时间延迟？5T