一、实验名称
1.Modelsim基本仿真流程
二、实验目的
1.进行简单的仿真
三、实验截图
四、实验源代码
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);
endmodule
一、实验名称
1.Modelsim基本仿真流程
二、实验目的
1.进行简单的仿真
三、实验截图
四、实验源代码
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and (c1,a,b);
xor (sum,s1,c_in);
and (c2,s1,c_in);
or (c_out,c2,c1);
endmodule