一、实验名称:
1.Verilog HDL (第二版)数字系统设计及仿真;
二、实验目的:
1.结合BtoD模块,新建一个顶层设计;
三、实验截图:
四、实验代码:
module BTOD (data_in,en,dis_h,dis_l,err);
input [3:0] data_in;
input en;
output [6:0] dis_h,dis_l;
output err;
wire [7:0] data;
BtoD bdl(data_in,en,data,err);
decoder dh(data[7:4],dis_h);
decoder dl(data[3:0],dis_l);
endmodule
五、实验视频:
【数字逻辑基础实验-哔哩哔哩】https://b23.tv/xRCTZt
2021-06-25
最新推荐文章于 2021-11-09 20:10:55 发布