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原创 2021-06-30

个人实验158页的图2.0、5.1、5.2、5.3。 一、实验名称: 1.四位移位寄存器的另一种代码; 2.一个n位移位寄存器; 3.递增计数器; 4.带并行载入端的递增计数器。 二、实验内容: 实验一:所有的操作都发生在时钟上升沿。如果L=1,4位数据R并行加载到寄存器;如果R=0,寄存器的内容向右移位,并且w输入端的值加载到最高位Q3。 实验二:R和Q的位宽用n定义,描述移位操作的else分支语句用for循环语句实现,可适用于由任意多个触发器组成的移位操作。 实验三:具有复位输入resetn 和使能输入

2021-06-30 13:35:48 211

原创 2021-06-25

一、实验名称: 1.高级数字设计; 二、实验截图: 三、实验代码: module Majority_4b (output reg Y,input A,B,C,D); always @(A,B,C,D) begin case({A,B,C,D}) 7,11,13,14,15: Y=1; default Y=0; endcase end endmodule module Majority #(parameter size=8,max

2021-06-25 21:59:34 81

原创 2021-06-25

一、实验名称: 1.Verilog HDL (第二版)数字系统设计及仿真; 二、实验目的: 1.结合BtoD模块,新建一个顶层设计; 三、实验截图: 四、实验代码: module BTOD (data_in,en,dis_h,dis_l,err); input [3:0] data_in; input en; output [6:0] dis_h,dis_l; output err; wire [7:0] data; BtoD bdl(data_in,en,data,err); decoder dh(da

2021-06-25 21:42:10 81

原创 2021-06-25

一、实验名称: 1.Verilog HDL(第二版)数字系统设计及仿真; 二、实验目的: 1.结合BtoD模块,新建一个顶层设计; 三、实验截图: 四、实验视频: 【数字逻辑基础实验-哔哩哔哩】https://b23.tv/xRCTZt ...

2021-06-25 21:26:41 205

原创 2021-06-25

一、实验名称: 1.采用预定义门级电路的全加器Verilog; 二、实验目的: 1.进行简单的仿真; 三、实验步骤: 1.在教材书上80页找到代码,先在记事本上写出来,保存好; 2.打开modelism,点击file,然后新建,建立好数据库的名称,运行代码在进行仿真即可; 四、实验截图: 五、实验代码: module fulladd (Cin,x,y,s,Cout); input Cin,x,y; output s,Cout; xor(s,x,y,Cin); and(z1,x,y); and(z2,y,C

2021-06-25 21:09:05 119

原创 2021-06-04

一、实验名称: 1.Verilog HDL测试模块; 2.时序逻辑的测试模块。 二、实验目的: 1.实行简单的仿真。 三、实验截图 实验一: 实验代码 module decoder3x8 (din, en,dout,ex); input [2:0] din; input en; output [7:0] dout; output ex; reg [7:0] dout; reg ex; always @(din or en) if (en) begin dout=8’b1111_1111; ex=1’b1;

2021-06-04 13:32:13 76

原创 2021-05-28

一、实验二名称: 1.主从D触发器的门级建模 二、实验步骤: 1.打开modelism, 2.点击文件,在新建文件,写好文件库名称进行好一系列操作之后开始仿真 三、实验截图 四、实验代码 module MSDFF(Q,Qbar,D,C); output Q,Qbar; input D,C; not not1 ( NotD,D), not2 ( NotC,C), not3 ( NotY,Y); nand nand1 ( D1,D,C), nand2 ( D2,C,NotD), nand3 ( Y,D1,Yba

2021-05-28 15:09:18 48

原创 2021-05-28

一、实验名称: 1.modelsim 工程仿真流程 二、实验目的: 1.进一步学会仿真流程 三、实验截图: 四、实验代码: module ful ladd(sum,c_ out,a,b,c_ in) ; output sum, C out ; inputa,b,c in; wi re s1, c1, c2 ; xor (s1,a,b) ; and (c1,a,b) ; xor (sum, s1, c in) ; and (c2, s1,c in) ; or(c out, c2, c1) ; endmodu

2021-05-28 14:47:55 66

原创 2021-05-22

一、实验名称 1.4位移位寄存器的另一种代码; 2.一个n位移位寄存器; 3.递增计数器; 4.带并行载入端的递增计数器。 二、实验目的 1.每个实验都有相应的代码,实行联合仿真 三、实验截图与源代码 1.实验(1) 1. module shift4(R,L,w,Clock,Q); input [3:0]R; input L,w,Clock; output reg [3:0]Q; always @(posedge Clock) if(L) Q<=R; else begin Q[0]&l

2021-05-22 13:39:23 150

原创 2021-05-21

一、实验名称 1.译码器的门级建模 二、实验步骤 1.在quartus ii中新建文件夹保存代码代码在Modesim进行联合仿真 三、实验代码 module DEC2x4(Z,A,B, Enable ); output [3:0] z ; input A,B, Enable; wire Abar,Bbar; not not0 (Abar, A), not1 (Bbar, B); nand nand0 ( z[3], Enable,A, B), nand1 ( z

2021-05-21 17:25:14 84

原创 2021-05-21

一、实验名称 1.Modelsim基本仿真流程 二、实验目的 1.进行简单的仿真 三、实验截图 四、实验源代码 module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1); endmodule ...

2021-05-21 17:09:44 137

原创 2021-05-21

一、实验名称 1.译码器的门级建模 二、实验目的 2.利用已知逻辑电路的基础知识来解决译码器的相关问题并进行仿真 三、实验截图 四、实验源代码 module DEC2x4 (Z,A,B,Enable ); output [3:0] Z ; input A,B,Enable; wire Abar,Bbar; not not0 (Abar, A), not1 (Bbar,B); nand nand0 (Z[3],Enable,A,B), nand1 (Z[0],Enable,Abar,Bbar), nand2

2021-05-21 16:56:49 70

原创 2021-05-07

一、实验名称: 1.Verilog modelsim仿真 二、实验步骤 1.在quartus ii中新建文件夹保存代码在和Modesim进行联合仿真; 三、实验图片 四、实验代码 module fulladd(sum,c_out,a,b,c_in); output sum,c_out; input a,b,c_in; wire s1,c1,c2; xor (s1,a,b); and (c1,a,b); xor (sum,s1,c_in); and (c2,s1,c_in); or (c_out,c2,c1)

2021-05-07 22:15:12 55

原创 2021-05-07

一、实验名称: 1.四位加器的门级建模; 二、实验目的: 1.利用modelsim进行联合仿真; 三、实验图片: 四、实验代码 module fulladd(S,Cout,Cin,A,B); output S,Cout; input Cin,A,B; wire and1,and2,and3,and4; xor (S,Cin,A,B); and (and1,Cin,A); and (and2,A,B); and (and3,Cin,B); or (Cout,and1,and2,and3); endmodule

2021-05-07 21:25:54 68

原创 2021-04-11

1.实验目的: 下载Quartus II 软件和Modelsim软件进行图片仿真和代码仿真; 2.实验内容: 利用Quartus II和Modelsim两个软件实现教学防真的内容; 3实验工具: quarturs ii和ps机和modelsim; 4.实验截图: 5.实验视频 邀请你看《QQ录屏20210411201004》,点击链接观看, 不负好时光https://v.qq.com/x/page/w3239rr7utz.html?sf=uri(上腾讯视频看热门大剧,下载客户端->【http://

2021-04-11 21:58:58 79

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