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RSS订阅原创 SR锁存器延迟模型
1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:module div2(clk, reset, start, A, B, D, R, ok, err);parameter n = 32;parameter m = 16;input clk, reset, start;input [n-1:0] A, B;output [n+m-1:0] D;output [n-1:0] R;output ok, err;wire invalid, carry, load,
2021-06-27 20:03:17
135
原创 移位除法器模型
1.设计所需要的功能模块2.验证所设计模块的正确性3.代码: module my_rs(reset,set,q,qbar);input reset,set;output q,qbar;nor #(1) n1(q,reset,qbar);nor #(1) n2(qbar,set,q);endmodule module tb_71;reg set,reset;wire q,qbar;initialbegin set<=0;reset<=1;#10 set&
2021-06-27 19:55:56
136
原创 CRC检测
1.设计目的进一步熟悉和掌握VerilogHDL的基本语法，利用已学习的知识来完成CRC代码的设计，并通过仿真验证掌握开发软件的使用方法。2.课程设计题目描述和要求CRC即循环冗余校验码(CyclicRedundancyCheck)，是数据通信领域中最常用的一种差错校验码，其特征是信息字段和校验字段的长度可以任意选定。本设计中采用的是串行数据接收并添加CRC校验位，要求能够正确完成数据的接收和并行输出，并能够在有效数据之后添加CRC校验位，能够正确地发送和接收数据。3.设计思想和过程...
2021-06-27 19:49:48
412
原创 1位全加器单位延时
从输入信号发生变化的时刻到输出响应变化的时刻之间的时间为实际逻辑门的传播延时，Verilog中的基本门原语被默认为是零延时，也就是输出对输入的响应是同时发生的，但是基本门原语也可能有非零延迟。时序验证最终取决于电路中传输延迟的实际值，但是通常采用零延时模型进行仿真，目的是为了快速验证模块的功能特性。而单位延时也经常用于进行仿真，因为它能反映信号动作的时间顺序，而这种时间顺序有可能在零延时仿真中被忽略掉。建模建议：所有基本门和线网都有一个默认的零传播延时模型下面列出的Add_full_unit_..
2021-06-27 19:03:09
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原创 带进位与溢出符的n位加法器的另一种描述
1.实验工具：电脑和Quarturii软件和modlsim软件。2.实验过程：第一步：打开modlsim。第二步：新建Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。代码：moduleaddem(carryin,X,Y,S,carryout,overflow);parametern=32;inputcarryin;input[n-1:0]X,Y;outputreg[n-1:0]...
2021-06-27 18:42:56
301
原创 2021-06-11
独热码状态机1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:module ex8_1(clock,reset,x,y1,y2);input clock,reset;input x;output y1,y2;reg y1,y2;reg[3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010, s2=4’b0100,s3=4’b1000; always @(posedge clock or pose
2021-06-11 18:57:31
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原创 2021-06-04
Verilog HDL 测试模块1.设计所需要的功能模块2.验证所设计模块的正确性3.代码:module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en) begin dout=8’b1111_1111; ex=1’b1; endelsebegincase(din)3’b000:be
2021-06-04 14:04:11
78
空空如也
空空如也
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