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原创芯片设计流程中仿真和测试的概念

芯片设计流程中的概念分析

2024-03-19 10:03:41 186 1

原创 Verilog实现大小端转换（字节不变）

大小端（Endianness）是计算机存储和表示多字节数据的方式。它指定了在内存中多字节值的字节顺序。有两种常见的字节序：大端字节序（Big Endian）：在大端字节序中，最高有效字节（Most Significant Byte，MSB）位于存储地址的最低位置，而最低有效字节（Least Significant Byte，LSB）位于存储地址的最高位置。例如，对于十六进制数值0x12345678地址: 0x100 0x101 0x102 0x103内容: 12 34 56 78。

2024-02-04 16:37:45 555 1

原创【DC综合】简单的dc综合脚本

dc综合脚本，可一次读入多个Verilog设计文件

2024-02-04 11:11:49 683 1

原创【Office】Word中VBA宏的使用（表格批量操作）

对word中的表格进行批量选中修改操作

2024-01-25 18:01:22 1098

原创【DC综合】触发器的建立时间和保持时间

建立时间：在时钟有效沿到来之前，数据至少要保持稳定的时间。保持时间：在时钟有效沿到来之后，数据至少要保持稳定的时间。

2024-01-19 14:51:36 375 1

原创【读书笔记】Vim实用技巧——常用技巧（一）（自用更新版）

vim编辑器实用技巧

2023-07-31 23:36:03 108 1

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modelsim波形窗口各个按键说明以及常用技巧总结，希望对你有所帮助。

2023-07-30 23:19:40 6687

原创 Verdi快速上手技巧大全（更新版）

Verdi使用技巧大全

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原创 Verilog实现8/16/24/32bitUART发送机

通过修改代码中的参数和输入数据位宽，可以实现在不同波特率下发送8的倍数（如8、16、24、32等）位数据。希望对你有帮助！

2023-04-05 13:22:39 952 5

原创 Verilog实现UART接收机

用Verilog编写的uart接收机

2023-03-31 18:06:39 262

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SDRAM初始化操作，管脚描述，和英文缩写

2023-01-11 22:08:35 461

原创 FPGA实现LCD显示屏显示彩条

基于fpga和rgb-lcd实现的彩条显示

2022-12-25 17:54:36 2760

原创 FPGA实现花样彩灯

基于fpga的花样彩灯，能实现流水及闪烁功能，带有按键消抖模块。

2022-12-15 15:31:24 853

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Verilog实现8/16/24/32bitUART发送机
oahrzvq: 谢谢你的补充。我特别喜欢这段，因为之前写的时候我还没想出来在多byte的情况下中间的分段赋值应该如何修改，没想到你把这个问题给解决了
Verilog实现8/16/24/32bitUART发送机
weixin_42619190: //分段赋值 always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin data_temp <= 8'b0; end else begin case(byte_cnt) 3'd1: data_temp <= uart_tx_tmp[7:0]; 3'd2: data_temp <= uart_tx_tmp[15:8]; 3'd3: data_temp <= uart_tx_tmp[23:16]; 3'd4: data_temp <= uart_tx_tmp[31:24]; endcase end end
Verilog实现8/16/24/32bitUART发送机
weixin_42619190: //字节计数，0~4 always @(posedge sys_clk or negedge sys_rst_n) begin if(!sys_rst_n) begin byte_cnt <= {(BYTE_MAX-1){1'b0}}; end else if(end_work) begin byte_cnt <= {(BYTE_MAX-1){1'b0}}; end else if(state == IDLE && bit_flag) begin byte_cnt <= {(BYTE_MAX-1){1'b0}}+1'b1; end else if(state == STOP && bit_flag) begin byte_cnt <= byte_cnt + 1'b1; end end
Verilog实现8/16/24/32bitUART发送机
weixin_42619190: 内部也需要做一些修改[code=plain] [/code]wire[31:0] uart_tx_tmp ; //max 32bit reg work_en; //指示发送机状态 reg [12:0] baud_cnt; //0~baud_cnt_max-1 reg [3:0] bit_cnt; //0~9 0:开始位 1~8:数据位 9:停止位 reg [BYTE_MAX-1:0] byte_cnt; //分成4段发送 0~4:有效的是1~4 reg bit_flag; //在baud_cnt记到3时发送数据 reg [7:0] data_temp; //分段发送32bit数据 reg [7:0] data; //移位实现并串转换 reg start; reg send; reg [3:0] state; reg [3:0] nstate; wire end_work; assign uart_tx_tmp = {{32-DATD_W{1'b0}},uart_tx_i} ;
Verilog实现8/16/24/32bitUART发送机
weixin_42619190: 不错，我做了个简单修改，支持参数化[code=plain] [/code]//suport BAUD: 9600、19200、38400、115200 module UART_TX #( parameter DATD_W=16, parameter BAUD =115200, parameter SYS_P =50_000_000 ) ( input wire sys_clk , //时钟 input wire sys_rst_n , //复位，低电平有效 input wire data_vld , //输入数据有效标志 input wire [DATD_W-1:0] uart_tx_i , //输入并行数据 output reg uart_tx_o //输出的串行一位数据 ); localparam IDLE = 4'b0001, START = 4'b0010, SEND = 4'b0100, STOP = 4'b1000; parameter BAUD_CNT_MAX =SYS_P/BAUD ; //50MHz,115200bps parameter BYTE_MAX = DATD_W/8 ; parameter BIT_CNT_MAX = 4'd11;

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