叫我Mr. Zhang-CSDN博客

安装文件：FPGAs_AdaptiveSoCs_Unified_2023.2_1013_2256_Lin64 .bin。（老版本的长这样：Xilinx_Unified_2020.2_1118_1232_Lin64.bin）网址在这里，建议windows下载然后传到ubuntu上，ubuntu上面网速慢点。AMD的登录注册我开始卡的进不去，用了安全上网就好多了。大概意思就是你这个版本用不了，要下载最新的，去。最后选好文件安装的位置，开始安装（漫长等待）安装之后就没有弹出让你安装最新版的提示了。

2024-02-21 22:16:55 974 1

原创 ping 8.8.8.8和ping www.baidu.com都OK，但是打不开网页

输入 8.8.8.8 , apply。打开设置 -> 网络。

2024-02-20 22:47:04 656

原创 linux 安装、删除 JTAG驱动

然后执行文件 install_drivers。安装驱动需要sudo访问权限，所以得手动安装。

2024-02-20 20:03:49 513

原创 ubuntu分辨率更改、开机被重置、ubuntu屏幕小

改 /etc/defcult/grub 这个文件，可以vim编辑器，也可以桌面文件夹里面找。vim编辑器，按a进入编辑，改好后esc退出编辑，再 “ :wq ” 保存并退出。输入命令行 xrandr --size 1920x1200。add 添加进去，添加完毕重启试试。这个下次重启ubuntu又会重置。分辨率改成：1920x1200。我已经设置成这样了，设置里面device。然后重启看改好没有。

2024-02-20 19:29:20 1034

原创 petalinux安装

跟着正点原子文档安装的，记录一下。

2024-02-17 15:11:15 401

原创 petalinux安装的问题：

d 后面这个文件夹的路径，我看网上的教程也都是跟文档一致的。但是我按照这样按照，文件夹里是一直没有安装好的文件的。可以给文件添加可执行权限。

2024-02-17 11:50:55 431

原创 Linux ：sh、可执行文件，无法使用. / 安装执行

2. 可以给文件添加可执行权限，比如要执行 petalinux-v2020.2-final-installer.run 这种文件但是又没有权限(.sh 文件也可以，但是 .sh 文件直接用第一种方便一点)2. 我发现当这个 lib.sh 文件用 ./lib.sh 无法执行的时候，我在终端打出 "./li " 它是无法帮我自动补全的。其实就是这个时候 lib.sh 这个文件不具备可执行的权限。1. 如果 .sh 文件，可以直接用这个命令执行。1. 我写了个 lib.sh 文件，发现我可以用。

2024-02-17 11:08:35 705

原创 Filezilla:文件无法传输的问题

我发现我站点管理器原本设置的是FTP, 改成了SFTP就可以正常传输。传输协议：FTP使用TCP/IP协议，SFTP是SSH协议的一部分。最后由于SFTP使用了加密解密技术，传输效率比FTP低。安全通道：FTP不提供安全通道，SFTP提供安全通道。

2024-02-16 16:50:36 808

原创 ubuntu屏幕小的解决办法

执行里面的vmware-install.pl这个文件：sudo ./vmware-install.pl。然后我这里点不了是因为我点了控制台视图和拉伸客户机，不过这个点了显示效果一点也不行。执行不了可以放到家目录，我放在了/home/book 里面。用显示器的可以选大一点的，我用的1920x1200感觉还行。1. 安装vmware tools , 再点自适应客户机。看一下可以调整的分辨率，我是用这个就好了。2. 这里可以调整分辨率。最后点这个自适应客户机。

2024-02-16 09:37:35 1452

原创联想拯救者：截屏就高亮，字都不清楚

简单来说就是一种提高影像亮度和对比度的处理技术，它可以将每个暗部的细节变亮，暗的地方更暗，丰富更多细节色彩，让电影，图片都能呈现出极佳的效果。传统SDR（标准对比度）最高亮度只有100nit,画面中高于100nit的部分将被失真（丢失），最低调试为0.1nit,画面中低于0.1nit的部分将被丢失。HDR技术的出现，让最高亮度达到数千nit,，最低亮度达到了0.0005nit,极大的拓展了画面中亮度高于100nit以及低于0.1nit部分的细节，同时让整幅画面看上去更加通透明快、细节丰富。

2024-02-16 09:32:06 4093 3

原创 Activation of network connection failed(ubuntu连不上网)

2. 更改适配器：加上vmware bridge protocol。ubuntu连不上网，看了好几个方法找到个有用的记录一下。

2024-02-15 21:00:47 1149

原创 Iteration limit 10000 is reached. Possible zero delay oscillation detected where simulation time...

这是有限状态机（FSM）的一个问题，状态的改变在always里是组合逻辑，要使用阻塞赋值。仿真的时候报的错，点一下仿真马上就停了，然后报错。可以用组合电路输出，也可以时序电路输出。我写 iic 用三段式状态机出现的，语句采用组合逻辑判断状态转移条件；报错的时候的第二个always语句块。语句实现同步状态跳转；

2024-02-04 22:12:34 565

原创 parameter ‘MAX_BYTE‘ used as named parameter override, is a localparam

在驱动模块里把常量定义的 localparam, 然后在顶层文件里面做了修改报错。改成parameter解决。localparam在模块内部使用且不能实例化，parameter才可以在实例化的时候修改参数。parameter可以通过def 修改，或者在例化模块的时候修改。常量如果在顶层模块和其他模块的值不一样，会使用顶层模块里面的值。

2024-02-04 11:24:04 635

原创 vivado:另一个程序正在使用此文件，进程无法访问。: “E:/VivadoPro1/FreqM/FreqM.sim/ sim_1/behav/xsim/simulate.log“

但是我重新打开一个工程，然后仿真报这个错，我感觉可能是一个bug，因为并没有打开其他的文件，并且simulate.log这个文件还是空的。我直接重建工程了，有知道的大佬麻烦说一下。1. 上一个仿真没有关掉。2. 有文件正被打开。

2024-01-28 18:08:22 732 1

原创 vivado: [VRFC 10-3236] concurrent assignment to a non-net ‘clk_5hz‘ is not permitted

写仿真文件的时候报错，原因是变量 'clk_5hz' 在被测模块中是输出变量，应该赋值为wire类型。

2024-01-28 16:55:07 746

原创 vivado:导入.coe文件时导入失败Validation failed for parameter ‘Coe File(Coe_File)‘ with value ‘E:/VivadoPro1/p

回去把数据深度改大一点，我这里10000改成30000就好了，最大都不行只有换小的coe文件了。

2024-01-25 11:45:46 2388

原创 vivado仿真报错：让你找elaborate.log和xvlog.log文件

仿真遇到这种错直接找到这个文件，

2024-01-24 19:43:27 699

原创 notepad++: 插件fingertext 来创建代码块

我最开始怎么都弄不好，因为global（什么语言都可以）我写的 Lang:verilog。这样输入mod，再tab键，就直接生成代码块。最新版可以软件里下，或者官网下。

2024-01-24 10:39:31 615

原创 vivado: 设置里配置改了之后，总是在下次重启时重置的解决

2. 直接拉到记事本最后，我圈起来这里的路径不能有中文，所以要去把这个 “文档” 文件夹名字改成英文，我是直接可以改，改不了可以去编辑器改。3. 改好了重启软件，然后这个.xml文件就会更新，你点开发现没有中文，就可以了。我以前改字体大小，和改notepad编辑器都遇到，下一次打开就又是默认配置。1. c盘路径下，找到这个.xml文件，用记事本打开。

2024-01-24 00:02:17 1164 1

原创 Quartus II ：关联notepad++

直接找到notepad++路径就好。

2024-01-23 21:38:13 543

原创 vivado:关联notepad++

把[file name] -n[line number] 前面的路径换成你们的就好，注意这里是 '/', 路径直接复制过来是 '\'网上好多都要下插件，看了野火视频，直接在vivado里面加路径弄好的。3（那个fonts and colors也经常用改字体）

2024-01-23 21:29:07 1125

原创 vivado报错：[Synth 8-91] ambiguous clock in event control [“E:/VivadoPro1/uart1/uart1.srcs/sources_1/ne

前两个if, 都对uart_rx_done赋值，所以报错。第二个if 改成else if, 解决。

2024-01-19 15:06:23 1032

原创 vivado:Analyzing Verilog fileinto library xil_defaultlib

这个问题是导入文件会出的问题，新建工程，新建文件就没有了。

2024-01-17 14:17:21 814

原创 Error (10028): Can‘t resolve multiple constant drivers for net “cnt_full“ at key_filter.v(72)

我注释的变量cnt_full 在另一个always语句块中也在赋值，FPGA中是同时进行的，所以会报错。学按键+状态机的代码的时候遇到的原因就是重复给变量赋值了。

2023-11-17 14:14:31 372

原创 FPGA学习笔记4-阻塞辅助和非阻塞赋值的区别（小梅哥）

这是没有改进前的效果，此时a=0, b=1, c=0。检测到上升沿之后，d的值变成1，但是out值还是变成了0，知道下一个上升沿，out的值才变成1。放大要观察的部分，这一次d从0变成1，是由于上升沿到来，检测到b为1，a为0，c为0，即d的值为0。d的值并没有马上变成0，而是有一段延迟。可以看到a为0，b为1的时候，d并不是马上变成1，而是有一个电路延时。造成这一拍的延迟的原因：a与b的和，通过d触发器，再跟c相加。out的值，只跟前一时刻的c ，d有关。testbench文件。所以改进用组合逻辑。

2023-10-14 01:05:55 138

原创 FPGA学习笔记3-BCD计数器的设计和验证（小梅哥）

如图，当counter0的q 值为9时，会产生一个Cout信号，这个Cout信号只有当一个时钟上升沿的时候才能被捕获到。当counter1的q值为9时，再产生一个Cout信号，等待下一个时钟上升沿到来时这个Cout信号才被捕获到，又滞后了一次。所以要改成组合逻辑，就不用使用D触发器，就不会出现滞后一拍的情况。仿真波形：由于是三个四位计数器级联，理想结果是计数值q加到999的时候进位输出，然后q值清零。再次仿真，观察到结果还是不对，添加counter0,1,2的波形，ctr+G 分组查看。

2023-10-13 22:53:47 372

原创 FPGA学习笔记2-计数器IP核的调用与验证

利用代码写好后生成的rtl视图解释：counter0的进位输入连接cin，counter0的进位输出连接到counter1的进位输入cin，它们的时钟是公用的。最终的输出：counter0的[3:0]连接到q的低四位，counter1的[3:0]连接到q的高四位。重新设置两个文件的链接，注意这个地方要手动选择新的counter_top_tb文件然后apply。最后结果是：counter0和counter1都从0开始计数，计数到9时同时溢出。记录我粗心犯的错误，导致后面仿真的时候没有波形。

2023-10-12 19:44:42 178

原创 FPGA学习笔记1-计数器的设计和验证（小梅哥）

（已知系统时钟是50M，对应的周期是20ns）所以用计数的方式实现。计数的次数：500ms/20ns = 25_000_000。我第一次没有点apply, 导致没有将两个文件关联成功，modelsim里面没有看到波形。在后仿真中，低电平变成高电平的时间，和高电平变成低电平的时间不一样。接下来设置链接文件，将两个设计文件与modelsim关联起来。CLK波形加载很慢，并且在这次实验中不重要，可以删除。观察上升沿，下降沿的时间是不是500ms。功能仿真后，就可以布局布线，进行时序仿真。再进行IO口的分配。

2023-10-11 22:52:40 150

空空如也

空空如也