风华盖世美男子-CSDN博客

原创冬日读书笔记

对我来说，基辛格博士的《论中国》是大而广、高而深，对中美国家关系、我国民族文化进行了深入思考，古之士人追求修身齐家治国平天下，我想《论中国》大概就处于最后那个阶段，这对个人来说或许有些要求过高，但如果能引起我们作为个体、而且是将来可能担当起国家重任的个体的一些思考，我想亦是不坏的，总好过每天混迹于抖音快手。马克思主义教人辩证，当然也适用于《沧浪之水》这本书，在网上看到一个很好的评价，在此把它抄过来：“本书作者有个最大的问题，就是没有认识到一个单位存在是有它的主流价值的，过分放大其负面而没有正面”。

2023-12-27 14:57:29 411 2

原创 LTE的时频资源

对于 LTE 中的上下行传输，我们首先要确定空口上有哪些资源可用来发送这些数据。

2023-10-27 22:48:45 110 1

原创 3.SDRAM的自动刷新

自动刷新模式：作用是在 SDRAM 的正常操作过程中，保证数据不丢失，自动刷新过程需要外部时钟的参与，但刷新行地址由内部刷新计数器控制，无需外部写入。自刷新模式则主要用于休眠模式低功耗状态下的数据保存，自刷新过程无需外部时钟参与，与自动刷新相同的是，刷新行地址由内部刷新计算器控制，无需外部写入。两者的操作命令相同，当 CKE 信号保持高电平时，写入刷新指令，进入自动刷新模式；aref_en 为自动刷新使能信号，表示仲裁模块响应自动刷新请求，自动刷新模块可以开始自动刷新操作。

2023-10-16 22:17:35 288 1

原创 2.SDRAM的初始化

另外需要提一下的是，这样编写的状态机的第二段只能使用组合逻辑，如果是时序逻辑的话会导致状态只能在0与3之间跳转，把握一点：在一个时钟周期内，开始的时候的值是该周期的初始值、也就是STATE_NOW的输入，它得到的结果为该周期的输出，仿真时看到的只是这个输出。可以看到，在预充电命令后，等待了2个时钟周期，也就是变量MAX_cnt_state值为2，然后执行了8次自动刷新，每次刷新后会等待了7个时钟周期。(3) 100us 等待结束后，写入预充电命令，A10 设置为高电平，对所有 L-Bank 进行预充电；

2023-10-14 20:55:46 104 1

原创 1.SDRAM基础知识

1.CLK：位宽为1Bit，类型为 Input。它是系统时钟引脚：SDRAM 由系统时钟驱动，所有 SDRAM 输入信号都在时钟上升沿采样，同时 CLK 还递增内部突发计数器并控制输出寄存器。2.CKE：位宽为1Bit，类型为 Input。它是时钟使能引脚：屏蔽系统时钟，冻结当前操作，高电平有效，信号有效时，所有信号才能被正确送入 SDRAM。3.CS# (CS_N) ：位宽为1Bit，类型为 Input。它是片选信号：屏蔽和使能所有输入输出端口，CLK、 CKE、DQM 除外，低电平有效。

2023-09-26 17:11:24 241 1

原创双端口RAM实现乒乓操作

这里我们设置的输入时钟的频率是输出时钟的两倍，即输入数据的速度是输出数据速度的两倍，所以这里我们需要设置输出数据的位宽是输入数据位宽的两倍，即面积的两倍。换句话说就是我们输入速度与面积的乘积与输出速度与面积的乘积要相等，即输入和输出的时间相等，这样才能保证在“数据缓冲模块 1”读/写完的同时“数据缓冲模块 2”也写/读完，才能保证输入与输出数据的无缝传输与处理。另外为了测试，需要写一个数据生成模块，该模块需要生成输入 RAM 中的数据，这里为了方便产生，我们循环生成数据 8’d0~8’d199。

2023-09-25 20:02:09 150 1

原创因为很久没有读书而产生的负罪感

在这些店里面我也买到了不少书，并且能很快的读完，从《水浒传》到《红楼梦》，从《子夜》到《朝花夕拾》，从《平凡的世界》到《人生》再到《活着》，从《撒哈拉的故事》到《温柔的夜》，从《文化苦旅》到《千年一叹》到《明朝那些事》，从《白鹿原》到《狼图腾》、从《骆驼祥子》到《一句顶一万句》。除了中文书籍，还涉猎过一些国外的著作，如《钢铁是怎样炼成的》、《海底两万里》、《格列佛游记》，甚至我有段时间对二战史感兴趣，还专门托同学在网上买了本《我的奋斗》；”/“你看别人不也一样？现在终于也被扯掉了遮羞布，我确实有大病。

2023-09-24 20:53:56 79 1

原创 IIC协议读写EEPROM数据

SDA 出现由高电平转为低电平的下降沿，产生一个起始信号，此时与总线相连的所有 I2C 设备在检测到起始信号后，均跳出空闲状态，等待控制字节的输入。当一个完整字节的指令或数据传输完成，从机设备正确接收到指令或数据后，会通过拉低 SDA 为低电平，向主机设备发送单比特的应答信号，表示数据或指令写入成功。完成数据读写后，串口时钟 SCL 保持高电平，当串口数据信号 SDA 产生一个由低电平转为高电平的上升沿时，产生一个停止信号，I2C 总线跳转回“总线空闲状态”。

2023-09-18 16:24:20 129 1

原创 SPI协议之擦除flash芯片数据

由通讯主机产生，决定了通讯的速率，不同的设备支持的最高时钟频率不同，两个设备之间通讯时，通讯速率受限于低速设备（这里产生的sck时钟频率为12.5MHz）。而每个从设备都有独立的这一条 CS_N 信号线，本信号线独占主机的一个引脚，即有多少个从设备，就有多少条片选信号线。而 SPI 协议中没有设备地址，它使用 CS_N 信号线来寻址，当主机要选择从设备时，把该从设备的 CS_N 信号线设置为低电平，该从设备即被选中，即片选有效，接着主机开始与被选中的从设备进行 SPI 通讯。

2023-09-14 17:03:00 473 1

原创 HDMI控制模块的Verilog实现

在并行转差分串行信号模块中，其中clk_5x为输入的125MHz的参考时钟，它是vga时钟的5倍；在一个vga时钟周期内将10bit的并行信号转为1bit的串行信号需要10倍vga时钟，这里采用双边沿采样，所以只需要5倍vga时钟频率的参考时钟即可。这里例化了一个DDIO的IP，它在参考时钟的上升沿和下降沿接收数据，实现2倍的时钟速率将数据锁存并输出。模块中输出的差分时钟和RGB差分数据一样，也用于HDMI中的TMDS通道传输，在参考时钟clk_5x的上升沿和下降沿分别输出0和1即可实现时钟的产生。

2023-08-19 15:41:56 245

qq_54642712的博客