verilog语言售货机设计#FPGA实验板

1. 实验原理

有限状态机（Finite state machine:FSM）也就是由有限个存储单元构成的状态有限的时 序逻辑电路。一般时序逻辑电路的模型如图 3-83（a）所示，它由状态寄存电路、激励译码、 输出译码三部分电路组成，状态寄存由各类触发器组成，其输出 S 为现态，输入为触发器的激励信号E，激励译码和输出译码为组合逻辑电路，其功能时根据当前的输入 I 与当前的状态 S 确定激励信号 E 和输出信号 O。在FPGA 的设计中，由于状态寄存一般采用 D 触发器实现，因此激励信号也就演变为次态信号，激励译码演变为次态译码。

有限状态机可分为 Mealy 型和 Moore 型。Mealy 状态机的输出与当前状态和当前的输 入有关，其输出为当前状态与当前输入的函数。Moore 状态机是 Mealy 状态机的一个特例， 其输出仅与当前的状态有关，即输出仅为状态的函数。因 Moore 状态机的输出仅与状态有关，而状态的变化仅发生在时钟有效沿到达时，因此Moore 状态机的输出是与时钟同步的，其输出信号至少持续 1 个时钟周期， Moore 状态机具有非常好的时序性。Mealy 状态机的输出与状态和当前输入有关，当输入发生变化时，即使当前状态没有变化，输出也会立刻发生变化，因此 Mealy状态机的输出与时钟是不同步的。

2、实验步骤：

任务一：采用状态机的方法，设计一自动饮料售货机控制器电路，饮料 1.5 元/瓶，只接收5角和1元硬币。</