数字逻辑基础与Verilog设计——实验过程记录
第四次实验过程记录:
译码器的门级建模
打开quartus II20.1版本选择Verilog HDL File新建文件
2.打上编译代码
3.运行
4.与Modelsim进行联合
5.联合仿真结果
数字逻辑基础与Verilog设计——实验过程记录
第四次实验过程记录:
译码器的门级建模
打开quartus II20.1版本选择Verilog HDL File新建文件
2.打上编译代码
3.运行
4.与Modelsim进行联合
5.联合仿真结果