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RSS订阅原创 数字逻辑基础与Verilog设计——个人实验过程记录期末测试题
个人实验过程记录：**实验一：教材 ： 数字逻辑基础与Verilog设计1位BCD加法器的代码：module bcdaddd(Cin,X,Y,S,Cout);input Cin;input [3:0] X,Y;output reg [3:0]S;output reg Cout;reg [4:0]Z;always @(X,Y,Cin)beginZ=X+Y+Cin;if(Z<10){Cout,S}=Z;else{Cout,S}=Z+6;endendmodule1
2021-06-23 13:23:53
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原创 数字逻辑基础与Verilog设计——个人实验过程记录3
个人实验过程记录：实验一：教材 ： 数字逻辑基础与Verilog设计1位BCD加法器的代码：module bcdaddd(Cin,X,Y,S,Cout);input Cin;input [3:0] X,Y;output reg [3:0]S;output reg Cout;reg [4:0]Z;always @(X,Y,Cin)beginZ=X+Y+Cin;if(Z<10){Cout,S}=Z;else{COUT,S}=Z+6;endendmodule实验三
2021-06-22 11:20:57
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原创 数字逻辑基础与Verilog设计——个人实验过程记录
个人实验过程记录:实验一：实验代码：module div2(clk, reset, start, A, B, D, R, ok, err);parameter n = 32;parameter m = 16;input clk, reset, start;input [n-1:0] A, B;output [n+m-1:0] D;output [n-1:0] R;output ok, err;wire invalid, carry, load, run;div_ctl UCTL(cl
2021-06-11 15:07:55
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1
原创 数字逻辑基础与Verilog设计——个人实验记录过程
个人实验记录过程：实验1：实例6-1——组合逻辑的测试模块实验代码module decoder3x8 (din, en, dout,ex) ;input [2:0] din;input en; output[7:0] dout;output ex;reg [7:0] dout;reg ex;always @ (din or en) if (en) begin dout=8’b1111_1111;ex=1’b1;end else begin case (din) 3’b000:begin
2021-06-04 13:41:52
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原创 数字逻辑基础与Verilog设计——个人实验过程记录
个人实验记录过程：实验一：Modelsim工程仿真流程代码如下：module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and (c1,a,b);xor (sum,s1,c_in);and (c2,s1,c_in);or (c_out,c2,c1);endmodule测试代码如下：module test;wire sum, c_out;reg
2021-05-31 14:39:20
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原创 数字逻辑基础与Verilog设计——P83实验过程记录
P83实验过程记录：图3.25 用生成语句描述的行波进位加法器1.利用ModelSim编译所需的代码，2.点击Compile对新建的Library进行文件选择并运行3.将编译的代码进行联合仿真
2021-05-21 23:14:05
133
原创 数字逻辑基础与Verilog设计——实验过程记录
第四次实验过程记录：实验一：译码器的门级建模1.编译代码2.运行所编译的代码3.将编译的代码进行联合仿真实验二：ModelSim基本仿真流程1.编译代码2.对所编译的代码进行运行3.对编译的代码进行联合仿真...
2021-05-21 16:03:38
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原创 数字逻辑基础与Verilog设计——第三次实验过程记录
**数字逻辑基础与Verilog设计第三次实验过程记录**具体实验步骤如下：一.实验2-1 4位全加法器1. 打代码，过程如图所示:2.程序运行，过程如图所示：3.联合，过程如图所示：4.仿真，过程如图所示：二.实验4-1过程如下所示1.编辑程序代码，过程如图所示：2.程序运行，过程如图所示：3.联合，过程如图所示：4.仿真，过程如图所示：...
2021-05-07 21:43:35
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原创 数字逻辑基础与Verilog设计 第二次实验过程
**数字逻辑基础与verilog设计实验过程*第二次实验过程记录：1.将Quartus 20.1与modelsim 10.1安装完成后打开Quartus 20.1，并编译如下电路程序2.新建文件并将其保存在相应位置后选择下一步，新建名暂时略过，选择相应的芯片型号，下一步即在smobton处选择modelsim,新建项目完成后选择VerilogHOLFlie3.按照视频进行程序编译，然后将Quartus编译的代码放进modelsim当中，根据视频指导将编译的一段代码Test_vlg_txt复制..
2021-04-12 21:18:32
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原创 学习数字电路基础与Verilog设计的实验过程记录
实验一：步骤1：打开Quartus || ，找到file、new，弹出对话框并选择Verilog HOL File,然后将代码编入对话框中，编写完成后点击File、save，并将其保存在任意一盘中，但是保存路径只能为英文，创建新的文件夹将其命名为MUX41，详细步骤根据提示进行2.完成以上操作后点击编译，对编写的程序进行编译，出现警告提示时程序可以正常运行，如果出现错误则可以点击Flow Messages进行查看并对代码进行更改即可3.点击Eidt对编译的程序进行仿真结果测试，并对终止时间进行设计，
2021-03-15 14:07:36
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空空如也
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