数字逻辑基础与Verilog设计——个人实验过程记录3

个人实验过程记录：
实验一：
教材 ： 数字逻辑基础与Verilog设计
1位BCD加法器的代码：
module bcdaddd(Cin,X,Y,S,Cout);
input Cin;
input [3:0] X,Y;
output reg [3:0]S;
output reg Cout;
reg [4:0]Z;
always @(X,Y,Cin)
begin
Z=X+Y+Cin;
if(Z<10)
{Cout,S}=Z;
else
{Cout,S}=Z+6;
end
endmodule
1.**将代码编辑入新建的文件当中保存，记住相应的路径，并且保存时将文件名称修改为fulladd和 test，分别放入相应的存储器当中去

2.**点击file选中new，选择library，建立新的库，编辑库的名称；再点击Compile，根据刚刚编辑代码的路径寻找fulladd和 test文件

3.**操作完成后，即可进行代码的仿真

实验二：
Verilog HDL 数字系统设计及仿真 第十一章实验四
实验代码：
function [3:0] my_ALU;
input [3:0] a,b;
input [2:0] select;

begin
case(select)
3’b000: my_ALU=a+b;
3’b001: my_ALU=a-b;
3’b010: my_ALU=a;
3’b001: begin
my_ALU={a[3],{~a[2:0]+1}};
end
3’b100: my_ALU=a<<1;
3’b101: my_ALU=a>>1;
3’b110: my_ALU=a%b;
3’b111: begin
if(a>b)
my_ALU=a;
else
my_ALU=b;
end
default: my_ALU=0;
endcase
end
endfunction

task myALU;
input [3:0] a,b;
input [2:0] select;
output [3:0] result;
begin
case(select)
3’b000: result=a+b;
3’b001: result=a-b;
3’b010: result=a;
3’b011: begin
result={a[3],{~a[2:0]+1}};
end
3’b100: result=a<<1;
3’b101: result=a>>1;
3’b110: result=a;
3’b111:begin
if(a>b)
result=a;
else
result=b;
end
default:result=0;
endcase
end
endtask
测试代码：
module s4;
reg [3:0] a,b;
reg [2:0] select;
reg [3:0] result_f,result_t;
integer seed1,seed2;

initial
begin
select=0;
seed1=40;
seed2=9;
end

always
begin
a={KaTeX parse error: Expected 'EOF', got '}' at position 17: …andom(seed1)/16}̲; b={random(seed2)/16};
#20 select=select+1;
end
endmodule
1.**将代码编辑入新建的文件当中保存，记住相应的路径，并且保存时将文件名称修改为fulladd和 test，分别放入相应的存储器当中去

2.**点击file选中new，选择library，建立新的库，编辑库的名称；再点击Compile，根据刚刚编辑代码的路径寻找fulladd和 test文件

3.**操作完成后，即可进行代码的仿真

实验三：
Verilog HDL 高级数字设计
例4.8
运行代码：
module Add_full_unit_delay (output c_out, sum, input a, b,c_in);
wire w1,w2,w3;
Add _half_unit_delay M1 (w2,w1,a,b);
Add_half_unit_delay M2 (w3, sum, w1,c_in);
or #1 M3 (c_out,w2, w3);
endmodule
module Add_half_unit_delay
(output c_out, sum, input a,b);
xor #1 M1 (sum,a, b);
and #1 M2 (c_out,a,b);
endmodule
1.**将代码编辑入新建的文件当中保存，记住相应的路径，并且保存时将文件名称修改为fulladd和 test，分别放入相应的存储器当中去

2.**点击file选中new，选择library，建立新的库，编辑库的名称；再点击Compile，根据刚刚编辑代码的路径寻找fulladd和 test文件

3.**操作完成后，即可进行代码的仿真