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RSS订阅原创 2021-06-29
1.实验名称：门级建模2.实验工具：电脑和Quartur ii软件和modlsim软件。3.实验过程：第一步：打开modlsim。第二步：新建 Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。实验代码及其结果：module pp(shift, seg7, seg8, clk50Mhz, rst, af, aj, bf, bj); output[4:0] shift; output[6:0] ...
2021-06-29 19:49:23
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原创 2021-06-28
1.实验名称：Verilog中的锁存器和电平敏感电路2.实验工具：电脑和Quartur ii软件和modlsim软件。3.实验过程：第一步：打开modlsim。第二步：新建 Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。实验代码及其结果：代码：moduleLatch_Rbar_CA(outputq_out,inputdata_in,enable,rst_b);...
2021-06-28 22:48:53
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原创 2021-06-28
1.实验名称：智力抢答器设计2.实验工具：电脑和Quartur ii软件和modlsim软件。3.实验过程：第一步：打开modlsim。第二步：新建 Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。实验代码及其结果：modulealldesign(reset,clock,dinl,din2,din3,din4,clear,beep,number,cnt);inputreset,clock;input..
2021-06-28 22:40:29
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原创 2021-06-27
1.实验名称：n位寄存器2.实验原理：寄存器的位数设置为参数n，且默认值为8，寄存从器是这样描述的：如果输入L=1，则触发器从n位输入端R载入数据，否则触发器保持它们当前的存储值。3.实验工具：电脑和Quartur ii软件和modlsim软件。4.实验代码：module regn(R,L,Clock,Q); parameter n = 8; input [n-1:0] R; input L,Clock; output reg [...
2021-06-28 22:31:24
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原创 2021-06-28
实验名称：Verilog HDL测试模块、时序逻辑的测试模块实验工具：电脑和Quartur ii软件和modlsim软件。实验过程：第一步：打开modlsim。第二步：新建 Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。实验代码：实验截图：...
2021-06-28 13:34:48
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原创 2021-06-28
实验名称：独热码状态机、SR锁存器延迟模型、位移除法器实验工具：电脑和Quartur ii软件和modlsim软件。实验过程：第一步：打开modlsim。第二步：新建 Project。第三步：代码输入。第四步：保存。第五步：编译。第六步：生成测试文件。第七步：进行仿真。第八步：进行调试。实验截图：...
2021-06-28 13:24:52
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原创 2021-05-08
1.实验目的：四位加法器的门级建模。2.实验内容：参照哔哩哔哩中教程的代码和实验步骤进行实验。3.实验工具：Quarter ii软件和modlsim软件。
2021-06-27 20:39:48
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原创 2021-06-27
1.实验目的：下载和安装Quartur ||软件并进行仿真。2.实验内容：（1）下载Quartur || (2)安装Quartuer ||3.实验原理：module examplel（a,b,c）;input a,b;output c;and(a,b);or(c);endmodule4实验工具：电脑和Quartur ||5.实验代码：module examplel（a,b,c）;input a,b;output c;and(a,b);or©.
2021-06-27 20:17:23
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空空如也
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