2021-06-28

1.实验名称：Verilog中的锁存器和电平敏感电路

2.实验工具：
电脑和Quartur ii软件和modlsim软件。
3.实验过程：
第一步：打开modlsim。
第二步：新建 Project。
第三步：代码输入。
第四步：保存。
第五步：编译。
第六步：生成测试文件。
第七步：进行仿真。
第八步：进行调试。
实验代码及其结果：

代码：module Latch_Rbar_CA(
  output      q_out,
  input       data_in, enable, rst_b
);
  assign q_out = !(rst_b == 1'b0)? 0:enable ? data_in : q_out;
  endmodule

仿真截图：

视频链接：http://m.v.qq.com/x/bar/post/detail_h5.html?id=4503599633706748&scene=commentfake&starid=&ftid=&targetid=2259922167&ci=&url_from=share&second_share=0&share_from=copy