在Vivado中导入并验证IP核

1. 导入IP核

  1.1连接192.168.6.106服务器运行source setvivado2020.sh命令后输入vivado命令启动vivado软件

1.2在vivado软件中新建工程，设置名称目录，选择工程类型为RTL Project并选择开发板（野火开发板型号为xca100tfgg484-2）

1.3导入及配置IP核

1.3.1：通过verilog代码实现上板使用

在source框图下点击“+”号添加设计文件时选择生成的RTL代码（即.v文件）并确认模块名称，

1.3.2：通过验证IP核方法实现上板使用

在Vivado中，点击program manager下settings选择IP下reposity添加IP核；打开IP Catalog，搜索刚添加的IP核（名称为顶层函数名称），然后双击以打开参数设置对话框。可以设置IP核的相关参数，设置完成后，点击Generate生成IP核；调用IP核；设计顶层设计文件例化IP 核，在IP Source框图下找到生成的IP核例化模板（名称_sim_netlist.v文件），将模板中的例化代码复制到新建顶层Verilog文件中并进行必要的修改（添加输入输出变量）；

1.3.3：通过框图中调用IP核实现上板使用

点击create block design创建框图设计文件，设置文件名目录等信息；添加IP核：在Vivado中，点击program manager下settings选择IP下reposity添加IP核；打开IP Catalog，搜索刚添加的IP核（名称为顶层函数名称），然后双击以打开参数设置对话框。可以设置IP核的相关参数，设置完成后，点击Generate生成IP核；IP核添加后在diagram视图中可添加IP核或与其他相关器件进行连线，双击进行参数设置，设置完成后右键validation design进行设计验证，正确后可进行下一步；综合设计：generate block design生成设计文件对应的代码文件（.v），在source视图中右键框图设计文件，选择create HDL Wrapper

2.设置管脚文件

在source框图下点击“+”号添加或新建约束文件，根据RTL代码文件中的输入与输出匹配开发板上相应的部件

管脚约束文件用来配置每个引脚的编号、电压等信息

3.生成比特文件

依次执行run synthesis\run implementation\generate bitstream进行综合，实现，生成比特文件

Vivado中Synthesis作用: 综合是将你的HDL代码（如VHDL或Verilog）转换成门级网表的过程，这个网表描述了逻辑门和触发器的连接方式

4.结果验证

连接开发板：点击open target选择auto connect连接；点击program device将比特文件下载到开发板中即可看到效果