wangjie36的博客

首先进入/myapp-init/files/目录下，创建myapp-init.service文件vim myapp-init.service。编辑 project-spec/meta-user/recipes-apps/myapp-init/myapp-init.bb文件。创建并编辑/recipes-apps/myapp-init/files/myapp-init.service文件。编辑/recipes-apps/myapp-init/files/myapp-init文件。进来就是root权限。

按Ctrl-A,再按s,选择zmoden，会出现一个选择文件的界面，选择你要传输的文件（按一下空格键选择目录，按两下空格键进入目录），回车后出现一个传输界面，传输完成后，便可以在开发板的/tmp目录下找到这个文件了。路径：7035/build/tmp/work/cortexa9hf-neon-xilinx-linux-gnueabi/mylsrz/1.0-r0/temp$如果项目在本地存储，TMPDIR为。1，输入：,petalinux-build -c -x do_install。

进入Vitis-AI目录下的docker文件夹，运行该目录下的dpu-compiler-docker-install.sh， 该脚本会将Vitis-AI Docker 的可运行的镜像直接下载到本地，大小为10GB左右，所需时间取决于网络环境。执行完毕后，会在.elf 文件所在的位置生成在目标板运行yolov3所需的.so文件（DPU Kernel 文件），将其拷贝至实验工程目录下的code/deploy_in_board/Alinx_DNN/ tf_yolov3_vehicle_deploy/。

执行cp libmodbus.so* /usr/lib(常用的动态链接库，存放在该目录下)会出现无法创建的问题(cannot create ‘/usr/lib/libmodbus.so*’: Read-only file system)。将/usr/local/modbus/install/include/modbus中的四个头文件modbus.h、modbus-rtu.h、modbus-tcp.h、modbus-version.h复制到上边C语言文件同一文件夹。1、复制文件到ARM开发板。

petalinux2021之前的版本里，导入目录components/yocto/下的“environment-setup-aarch64-xilinx-linux” 和 “layers/core/oe-init-build-env”的环境，能使用Yocto的devtool工具。（加入下面内容，先petalinux-build下载完成后才能有源码）制作 BOOT.BIN 启动文件：petalinux-package --boot --fsbl --fpga --u-boot --force。

2、从编译后的Petalinux中获取：执行 petalinux-build -c kernel 命令，将自动获取源码并置于 components/plnx_workspace/sources/ 下。dts编译生成dtb : ./dtc -I dts -O dtb -o system.dtb system.dts。dtb编译生成dts : ./dtc -I dtb -O dts -o system.dts system.dtb。编译SDK：petalinux-build --sdk。

我们编译出来的启动文件大小，BOOT.BIN =13.2M，Image.ub=10M，说明已经两个之和已经超过第一片16M flash的大小，于是把image.ub放到后面第二片16M进行烧写。配置petalinux系统从flahs启动，发现BOO.BIN能启动，BOOT.BIN+image.ub启动不了。其中烧写和配置的时候，image.ub.bin偏移地址都是0x520000。其中烧写配置image.ub偏移地址的时候，image.ub.bin偏移地址都是0x520000，烧写完成串口哦完全没有打印。

LVGL是一个开源的图形库，主要用于MCU上屏幕UI的部署，功能完善，封装合理，可裁切性强，也可以实现Linux上fbx的部署。// 兼容性字符串，表示兼容milianke,spidev。// 兼容性字符串，表示兼容milianke,spidev。4，由于设备树不好操作和验证，重新更换SPI接口，axi quad spi->emio spi。结果：编译的启动文件和之前一样，GPIO[0]低，GPIO1[1]高，GPIO[2]-GPIO[5]低。// SPI模式为0（模式0，时钟极性为0，时钟相位为0）,

• 对于内核，请选择 “linux-kernel () --->”，然后选择 “(X)ext-local-src”。对于 U-Boot，请选择“u-boot () --->”，然后选择“(X)ext-local-src”。选择“External u-boot local source settings --->”。如果想在Petalinux编译完成后保留Kernel和Uboot源码，则需要在project-spec/meta-user/conf/petalinuxbsp.conf里，添加如下内容，

PYNQ将ARM处理器与FPGA器件的底层交互逻辑完全封装起来，顶层封装使用python，只需要import对应的模块名称即可导入对应的硬件模块，即可进行底层到上层数据的交互或者为系统提供硬件加速。此处我们选择的 SD卡设备和PYNQ镜像文件：确保选择的 Micro SD 卡里面没有重要的文件，或已做备份。解压缩后运行win32diskimager-1.0.0-install.exe，进入安装界面，勾选“I accept the agreement”并单击“Next ”按钮。由于PYNQ镜像较大会较慢。

出于安全考虑，系统重置会删除PS中的所有内存内容，包括OCM，PL也在系统复位中复位，系统复位不会重新采样引导模式分配引脚。答：POR是必须有的，不然只能掉电复位，POR都是画上的。PS_SRST_B（External System Reset）功能和POR类似，主要用于系统软件调试过程，上电复位删除所有调试配置，外部系统复位允许用户复位设备内的所有功能逻辑，而不干扰调试环境。2，none POR复位，并不会复位所有的寄存器，可以通过PSSRST_B管脚，或者系统内部复位，如看门狗复位。

基于a board support package，选择xlnx_zynq7k BSP，编译工具链选择diab，勾选Enable WDB Target Agent，选择next下一步，VxWorks Image Project Multipage Wizard就配置完成。从the New VxWorks Image Project中，profile选择PROFILE_DEVELOPMENT，单击finish。project中选择open development shell打开vxworks脚本编译窗口。

XEmacPs_SetOptions 函数中添加选项‐——“ XEMACPS_PROMISC_OPTION”至此，组播功能应该可以实现了。新建lwip echo server例程，在bsp环境中加入system.mss->modify BSP’s Settings。5，配置多端口的组播接收或发送，最多可以开启16路不同的端口号接收和16路不同的端口号发送。勾选PS网口或者PL网口的配置，并导入SDK，新建lwip例程库，能ping通。1，vivado搭建。

将/home/geyuxi/subomb_system/ZYNQ_SUBOMB/linux/dts文件夹下生成的pcw.dtsi，pl.dtsi，system-top.dts 以及 zynq-7000.dtsi 四个文件拷贝到 u-Boot 源码目录。这里安装的路径放在了/home/geyuxi/opt/pkg/xsdk/SDK/2018.3/中，导入交叉编译器就输入source /home/geyuxi/opt/pkg/xsdk/SDK/2018.3/settings64.sh。

综上综下说明，除了flash启动完全失效外，这时候SD硬件和EMMC硬件冲突了的，之前SD能启动完全是因为EMMC勾选错误，但是同时需要的话，两者就都不能用，都启动不起来。2，切为FLASH启动，偏移地址无论写多少，合并与否，vivado烧录进去，要么报错，要么报如下的警告，结果就是板子上电毫无反应，各种情况都说明板子FLASH启动时不正常的，这已经不是文件大小超不超的事情，是最简单的纯flash从来都没有启动过。7，这是用2018启动以后，烧写2022编译的程序BOOT.BIN+SRC，报错如下。

vitis会生成pmufw.elf和system_wrapper.bit这两个文件。pmufw.elf顾名思义就是pmu的管理程序，它负责了板级的电源管理。system_wrapper.bit文件则是PL端的配置文件，通过这个文件我们可以在linux启动时将vivado工程给一并配置至pl端，这样我们就能通过linux与PL端交互了。bit文件不仅会配置pl端，ps端也需要通过bit文件设置，要想让linux系统启动时配置好FPGA 端的逻辑，首先我们得先导出在vivado里设计好的硬件，然后用vitis把

如果只是SDK调试，无论操作系统还是裸机，完全不影响什么。要是遇到裸机固化，那也不影响的，直接固化BOOT.BIN到flash。如果你使用了操作系统debian/linaro/petalinux，也完全能处理的，正常勾选就行了，SD卡还是能够正常启动。虽然不标准，但是完全能用。当然，如果你勾选以后SD卡都不能正常启动，你可以直接配置成flash启动，然后把BOOT.BIN,uImage.ub(包含内核驱动，设备树，根文件系统和应用程序全都JTAG烧写到FLASH，偏移地址0x520000)。系统的开发，

小结：DevCfg外设内部有自己的DMA，只需要简单的配置PL Image的基地址和长度到DevCfg寄存器，就可以完成Zynq-7000 PL Image的加载。如果在整个系统全部加载完成以后如何重新局部动态更新给PL配置新的BIT程序的方式，就是针对不同的功能模块，设计独立不同的bit工程，这样避免将全部的功能集中到一个大工程中。例程叫做POLL_EXAMPLE，就是实现PS配置PL比特流的，可以将指定的DDR空间里的数据给FPGA加载，如果这段数据是正确的比特流，那么FPGA就可以成功加载。

新建fsbl，取名为fsbl bbbb，不做任何更改，用于生产BOOT.bin生成Bin文件，添加文件顺序:(1) fsbl_bbbb.elf, (2)工程.bit (3)cpu0.elf.·(4)cpul.elf3.新建 fsbl,文件fsbl中的的main 函数-384 行加上…BootModeRegister-JTAG MODE;·用于固化时的引导4.固化引导文件选用修改过的fsb1.elf,固化文件选用.Bin，Flash·Type选择qspi x4 singleFSBL的偏移地址以及。

XIINX FPGA中有支持三种AXI总线，有三种AXI协议接口，全局时钟，复位低有效分别是AXI4：面向高性能地址映射通信需求，是面向地址映射的接口，最大允许256次的数据突发传输；AXI4-Lite：是一个轻量级的地址映射单次传输接口，占用很少的逻辑单元。AXI4-Stream：面向高速流数据传输；去掉了地址项，允许无限制的数据突发传输规模。采用默认地址分配0x44A0_0000。在module pl_to_ps_hp_v1_0_M00_AXI #模块中.........

当axi_awaddr为12时，axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB]为2， S_AXI_WDATA 值写入到slv_reg3。当axi_awaddr为4时，axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB]为1， S_AXI_WDATA 值写入到slv_reg1。当axi_awaddr为0时，axi_awaddr[ADDR_LSB+OPT_MEM_ADDR_BITS:ADDR_LSB]为。

IAR 报这个错误：原因是存储空间分配不够，建议把程序放到DDR上运行，内部sram是不够用的解其次bank电压也要配置正确，PL串口电压要配置为3.3V，具体参考appn101文档。电压配置不正确的话，串口只能发送不能接收。reworks下面没有reboot软复位加载前关掉user level shift寄存器关掉这个寄存器，加载pl bit的时候就不会设备树没指定速率，是配置ip又自协商了。主芯片是FMQL45T900，网络硬件识别是正常100M，不支持4线的QSPI模式。我现在是2片各挂一片的应用，这

创建日志文件所在目录/var/log_boa，创建HTML文档的主目录/var/www，创建CGI脚本所在目录/var/www/cgi-bin/，在/var/www中放置一个index.html文件。上述目录若不存在，均需手动创建，这些都是boa运行需要的目录。将生成的boa可执行程序（在/src目录下）拷贝到开发板的/bin目录下，在开发板/etc目录下建boa目录，将boa.conf拷贝到板子的/etc/boa目录。修改为：ScriptAlias /cgi-bin/ /var/www/cgi-bin/

第一种是linaro，我移植过的版本linaro2010~linaro2016，它的交叉编译器是arm-xilinx-linux-gnueabi-，不支持在线编译，支持根文件系统和操作系统两种模式。6，打包：petalinux-package --boot --fsbl ./images/linux/zynq_fsbl.elf --fpga --u-boot --force。将系统烧入flash，有多种方式：串口，网口，JTAG下载器，SD卡，U盘等，只要填对FLAH地址或偏移地址，理论上都是可以的。

4，Vitis Al是Vitis 平台的第四层，也是最具有变革意义的一层。3，在第三层，8个Vitis 库提供400余种优化的开源应用。这8个库分别是:Vitis 基本线性代数子程序(B LAS)库、Vitis 求解器库、Vitis安全库、Vitis视觉库、Vitis数据压缩库、Vitis计量金融库、Vitis数据库集和Vitis Al库。2，第二层是Vitis 核心开发套件，覆盖开源赛灵思运行时库，以管理不同域间的数据移动，包括子系统、即将发布的Versal ACAP内的AI 引擎和必要的外部主机。

一，FPGA配置引脚说明1,配置相关电源如果VCCO0连接至2.5V或3.3V，CFGBVS连接至VCCO0。如果VCCO0连接至1.5V或1.8V，CFGBVS连接至GND。建议bank0、bank14、bank15的VCCO电压一致，避免出现I/O Transition at the End of Startup 2，配置流程 二，FPGA开启启动加载的方式 1，上电自动加载：就是在FPGA完成上电初始化完成后，由FPGA主导从外部存储器读取位流，此时CCLK为输出；或者由其它主控制器来主导从外部

搜索当前环境下的所有 WIFI 热点，然后将这些热点的信息打印出来，包括MAC 地址、ESSID(WIFI 名字)、频率、速率，信号质量等等。USB WIFI或SDIO WIFI，联网的操作插WiFi模块->加载 rtl8723du驱动模块->使用ifconfig命令打开对应的无线网卡，比如wlan0或wlan1->无线网卡打开以后使用iwlist命令扫描一下当前环境下的 WIFI热点，检查一下自己要连接的 WIFI 热点能不能扫描到，扫描不到的话就没法连接。

其中第一个参数是，中断设置的基地址，ZYNQ的中断设置都有一个基地址，对各个中断号的中断的响应，可以通过中断号来进行偏移，除此之外还需要设置中断的优先级，中断的优先级是以8为递增的，也就是中断的优先级有0x00,0x08,0x10,0x18等等，优先级最低的是0xF8;1，CPU1无法响应中断，需要将指定的中断号map到对应的CPU，使用关键函数才能使中断生效：XScuGic_InterruptMaptoCpu(intc,SOFT_INTR_ID_TO_CPU1,UART_INT_IRQ_ID);

TCF-Agent虽然可以很方便的运行调试Linux应用程序，也不需要NFS支持，但是对调试多线程程序支持不是很好，在应用程序崩溃时也不能很好的恢复调试环境，需要重启开发板。打开Vitis，Vitis上已经建立好Linux应用程序，点击工具栏Launch Target Connections，选择Linux TCF Agent。1，file->new->Application Project，工程名填写linux_app，OS Platform选linux。点击Debug，点击F6进行单步调试。

OCM共256KB按照64KB分为4块，其中前三块在SDK中表述为RAM0占192KB处于地址空间的最开头和DDR共用地址空间，最后一块64KB处于地址空间的最后。OCM可以组织成128位的字存储空间，根据PS部分定义的地址空间OCM存储空间可以划分为四块64k字节的不同位置的存储区域。初始配置是将前三个64k字节的存储块映射到PS部分起始的地址空间，最后一个64K字节存储块映射到PS部分的末端的地址空间，你可以查看下图中链接文件的地址空间的定义（上图Core 0的地址空间映射，下图Core 1 的地址）

1、从0地址开始的1G为DDR与256KB的OCM空间，注意OCM的分配较为复杂2、从0x4000_0000开始的1G为M_GP0的空间3、从0x8000_0000开始的1G为M_GP1的空间4、从E000_0000开始的为USB、SPI、IIC、ETH这些外设的空间5、然后从FFFC_0000开始的256KB中分配给OCM(OCM分配方式有两种，后面会说到）。6、PS_RAM0 0x0-0x30000 PS_RAM1 0xFFFF0000-0XFE007、DDR 4G 运行空间

6， 分别改了CPU1的irom.icf的RAM地址范围和cstartup.s文件的启动核心，FSBL的main文件增加了CPU1唤醒代码，但是还是无法双核启动，现在的情况是CPU1能进main函数，CPU0不能进main函数，CPU0会进入cstartup.s的EndlessLoop0循环出不来，单独运行两个CPU程序都能运行，是还需要改什么地方才能双核运行呢？45T900没有这个配置文件。3，这个函数是刷新cache用的，我们是想双核调试禁用交互区的cache属性，有相关的函数吗？

一，管脚区分1，ZYNQ7000 系列芯片有 54 个 MIO(multiuse I/O)，它们分配在 GPIO 的 Bank0 和 Bank1 隶属于 PS 部分，这些IO 与 PS 直接相连,属于纯PS操作。MIO 信号对 PL 部分是透明的，不可见。2，EMIO分配在bank2和bank3和PL部分相连。除了bank1是22-bit之外，其他的 bank 都是 32-bit。3，GPIO 的控制和状态寄存器基地址为：0xE000_A000，SDK 软件底层操作是对于内存地址空间的操作。

复旦微用第三方烧写工具烧写到flash，启动时候fsbl是新的，但app总是跳到之前烧写过的一个程序中？全片擦除flash，只会把fsbl给擦掉，这个旧的用户程序一直存在。从新下载，还是擦除都会从那个旧的用户程序启动。原因：检查一下打包boot.bin时是否有问题，应该就是打包成boot.bin出现的问题默认时钟是200M，修改时钟为50-100M之间，我改的120M7045程序跑起来以后，有什么办法通过串口给ps发指令，然后通过pl jtag在线加载bit，不重新加载，也就是能随时在线跟新PLbit程序

A0~A14地址线，并且列地址(Column)15bits和行地址(Row)10bits复用地址线, A10和A12还有其他功能A10控制BANK的预充电，A12控制突出长度。BA0~BA2，BANK选通信号。ZQ信号线上的输出驱动电平校验。DO0~DO15 DDR数据。RESET#DDR 复位。ODT 抑制终端反射引脚。DOS/DOS#数据时钟。RAS行地址选通信号。CAS列地址选通信号。CK/CK#差分时钟。

首先新建一个AXI-FULL的IP，设置基地址为0xFFFC0000。新建工程，关闭CPU Cache功能。memory界面看PL端写进去的数据。

二，mkdir arm-ssh，cd arm-ssh，mkdir install然后解压，解压后如图。vi Makefile，加一句 CC=arm-linux-gnueabihf-gcc。一，交叉编译openssh，需先编译zlib 和openssl。修改vim Makefile中交叉编译器。OpenssL 下载官网地址。安装make install。zlib 官网下载地址。执行make，交叉编译。三，安装openssh。

在/components/plnx_workspace/device-tree/device-tree/ 文件夹下有很多dts和dtsi文件里面的设备树文件是petalinux自动生成的，用户不能手动修改。hinand:4M(baseparam),4M(pqparam),4M(logo),8M(kernel),96M(rootfs),-(others)分区的设备名就是/dev/block/mmcblk0p1,/dev/block/mmcblk0p2,/dev/block/mmcblk0p1…

国产复旦微SOC平台的应用尚未普及，在ARM CONTEX A7+FPGA架构（PS+PL架构）中，CPU与FPGA通过AXI总线协议进行数据传输，小批量数据可以通过AXI_lite进行交互，大容量的数据需要采AXI_stream协议。一，AXI总线简介复旦微采用四核APU，GP总线接口和HP总线接口带宽支持64位。AXI_DMA可将在数据搬运工作中不占CPU资源，为内存AXI4_Stream外设之间提供高带宽的直接存储访问，大大提高数据传输效率。AXI协议提供单一的接口定义，能用在下述三种接口..

ZYNQ可以移植多种操作系统，freeRTOS，RT-thread,wxworks，linux，UCOSII，这些操作系统可以单独运行，也可以使用openAMP双核模式两两组合运行，也可以和裸机SDK组合openAMP运行，当然也可以两个裸机组合，具体看如何配置了；ZYNQ可以移植多种操作系统，freeRTOS，RT-thread,wxworks，linux，UCOSII，这些操作系统可以单独运行，也可以使用openAMP双核模式两两组合运行，也可以和裸机SDK组合openAMP运行，具体看如何配置了；