数电期末实验——交通灯控制系统Verilog建模

一、实验目的

1、熟悉VerilogHDL硬件描述语言，掌握仿真软件的使用方法，熟悉并使用进行电路设计。2、掌握Quartus Prime18.1的运用。

二、实验内容及实验步骤

第一部声明了系统的输人、输出和一些内部信号。其输人信号为时钟 CLK 、传感器 S 和复位信是 RESET 。输出信号有主干道和支干道信号灯 HG 、 HY 、 HR 及 FR 、 FY 、 FG 。第二部分描述控制单元工作的时序关系。它是根据状态图编写的，控制电路有4个状态，由两个 D 触发器构成，用 reg [1:0]CurrentState , NextState 表示；其中 NextState 表示 D 触发器的输入，CurrentState 表 D 触发器的输出。整个控制电路用两个 always 语句描述。第一个 always 说明了两个操作过程：异步复位信号 RESET 使系统进人初态S0和时钟 CLK 上升沿作用下系统进行状态转换。第二个always 是由 case 语句构成的一个组合逻辑电路，准备好现态到次态的转换条件。例如，现态是S0，如果 Tl•S =1，则次态应该为S1状态，只需要等待 CLK 的上升沿到来。如果 Tl · S =0，则保持在S0状态。第三部分是定时器的描述。它是由具有异步清零功能的 BCD 码计数器组成的， RESET 信号使计数器异步清零。 St 是由控制单元发出的状态转换信号，每次状态转换时， St 使定时器同步清零后重新计数。在S0、S2、S1（或S3）状态下，定时器分别给出3个定时信号、 Ts 和 Ty ．以供控制单元决定是否进行状态转换。第四部分是信号灯译码电路的描述。由 case 语句说明在不同的认态下，两组输出信号（ HG 、 HY 、 HR 或 FR 、 FY 、 FG ）中均有一个为1。

三、实验结果

 四、实验结束