头歌计算机组成原理实验—运算器设计(8)第8关：乘法流水线设计

已于 2023-10-31 18:39:39 修改
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分类专栏： 计算机组成原理实验 头歌实验答案 文章标签： 算法 c++ 单片机 git
于 2023-05-19 18:10:01 首次发布
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本文链接：https://blog.csdn.net/qq_62524881/article/details/130771905
版权

第8关：乘法流水线设计

实验目的

学生掌握运算流水线基本概念，理解将复杂运算步骤细分成子过程的思想，能够实现简单的乘法运算流水线。

视频讲解

实验内容

在 Logisim 中打开 alu.circ 文件，在6位补码阵列乘法器中利用5位阵列乘法器以及求补器等部件实现补码阵列乘法器，实验框架如图所示：

电路框架

alu.circ

电路引脚

信号输入/输出位宽说明
X输入5 位被乘数
Y输入5 位乘数
P2输出10 位第 2 步部分积输入
P3输出10 位第 3 步部分积输入
P4输出10 位第 4 步部分积输入
P5输出10 位第 5 步部分积输入

电路测试

完成实验后，利用文本编辑工具打开 alu.circ 文件，将所有文字信息复制粘贴到 Educoder 平台的 alu.circ 文件中，再点击评测按钮即可进行本关测试。平台会对你设计的电路进行自动测试，为方便测试，请勿修改子电路封装，本关测试用例如下:

 

  1. Cnt X Y P2 P3 P4 P5
  2. 00 1e 1f 000 000 000 000
  3. 01 18 02 05a 000 000 000
  4. 02 03 01 030 0d2 000 000
  5. 03 1e 00 003 030 1c2 000
  6. 04 0c 09 000 003 030 3a2
  7. 05 14 01 00c 000 003 030
  8. 06 06 03 014 00c 000 003
  9. 07 00 0c 012 014 06c 000
  10. 08 00 0e 000 012 014 06c
  11. ...
 

 

开始你的闯关任务吧，升级打怪中....
 

 

参考答案：
 

直接复制代码，字数太多，发不了，后续会上传文件
 

参考电路图
 

 

 

如果对你有所帮助，感谢点赞加收藏！
 

完整的代码可以到【WRITE-BUG数字空间】我的个人学习圈查看。
 

附上链接：
 

https://www.writebug.com/article/d599cc52-f627-11ed-ada1-0242ac1a0006icon-default.png?t=N7T8https://www.writebug.com/article/d599cc52-f627-11ed-ada1-0242ac1a0006
 

 

 


                

        

    

  



    



                



	

		

			

				
					
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第1关 8位可控加减法电路设计.txt
第2关 CLA182四位先行进位电路设计.txt
第3关 4位快速加法器设计.txt
第4关 16位快速加法器设计.txt
第5关 32位快速加法器设计.txt
第6关 5位无符号阵列乘法器设计.txt
第7关 6位有符号补码阵列乘法器.txt
第8关 乘法流水线设计.txt
第9关 原码一位乘法器设计.txt
第10关 补码一位乘法器设计.txt
第11关 MIPS运算器设计.txt

			
		

	





	

		

			

				
					
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### 5位无符号乘法流水线设计与实现

#### RTL代码
对于5位无符号乘法流水线的设计，可以采用类似于4位乘法器的方法并扩展到5位。以下是基于Verilog的RTL级描述：

```verilog
module unsigned_multiplier_5bit_pipeline(
    input wire clk,
    input wire rst_n, // Active low reset
    input wire start,
    output reg ready,
    input wire [4:0] A, B,
    output reg [9:0] product
);
reg [4:0] a_reg;
reg [4:0] b_reg;
reg [9:0] prod_reg;

// Pipeline registers and control logic
always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        a_reg <= 0;
        b_reg <= 0;
        prod_reg <= 0;
        ready <= 1'b0;
    end else if (start && ready) begin
        a_reg <= A;          // Load inputs into pipeline register on start pulse
        b_reg <= B;
        ready <= 1'b0;       // Clear ready flag when starting new multiplication
    end else if (~ready) begin
        // Perform partial products calculation here using combinational logic
        // For simplicity this example assumes single cycle completion after loading operands
        prod_reg <= a_reg * b_reg;
        ready <= 1'b1;      // Set ready high once computation completes
    end
end

assign product = prod_reg;

endmodule
```

此模块实现了基本的功能，即当`start`信号有效时加载操作数A和B，并在一个周期内计算它们之间的乘积[^1]。

#### 测试代码
为了验证上述RTL代码的行为是否符合预期，编写如下简单的测试平台来模拟不同场景下的行为:

```verilog
module tb_unsigned_multiplier_5bit_pipeline();
reg clk;
reg rst_n;
wire [9:0] product;
reg start;
reg [4:0] A,B;
initial begin
    $dumpfile("unsigned_multiplier_5bit_pipeline.vcd");
    $dumpvars(0,tb_unsigned_multiplier_5bit_pipeline);

    // Initialize signals
    clk=0;
    rst_n=0;
    #20;
    rst_n=1;
    
    // Test case setup
    {A,B}={5'd7,5'd3}; // Example test vector
    
    // Start operation
    start<=1;
    #10;
    start<=0;
    
    repeat(10)@(posedge clk); // Wait for some cycles to observe results
    
    $finish;
end

// Clock generation process
always #5 clk=~clk;

// Instantiate the design under test
unsigned_multiplier_5bit_pipeline UUT (
    .clk(clk),
    .rst_n(rst_n),
    .start(start),
    .A(A), 
    .B(B),
    .product(product)
);

endmodule
```

这段测试程序初始化了必要的控制信号，并设置了一组特定的操作数值用于观察输出结果。它还包含了VCD文件转储指令以便于后续分析波形图中的时间序列变化情况。

#### 前仿真+波形验证正确
在Logisim环境中打开对应的`.circ`文件后，可以根据给定的引脚定义连接好各个组件间的线路关系。之后运行仿真实验，通过调整输入端口X,Y的不同取值组合查看最终得到的产品P是否满足理论上的期望值。同时也可以借助内置工具生成相应的波形记录下来供进一步审查使用[^2]。

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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