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RSS订阅原创 verilog偏门小知识（不定期更新）
前两个端口是双向端口，即数据从 signala 流向 signalb ，反之亦然。可以发现当 sda 处于输出状态时，sda 在他们之中进行选择进行输出，是没有问题的；但 sda 如果是输入的话，明显就有问题了。最后发现 verilog 原语里面有双向开关这么一个东西，即数据可以双向流动，并且当数据在开关中传播时没有延时。端口表只有两个端口，并且无条件地双向流动，即从 signala 向 signalb ，反之亦然。最初考虑把子模块 sda 的输入和输出都拉出来，先选择信号再写三态门，但这样很麻烦。
2024-04-05 14:39:50
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原创 vivado使用问题记录
在Design Runs中点击加号，选择both（也可以只选综合或者实现），点next，勾选右侧的Make Active，然后一路点下去。点击综合后控制台出现这个问题，此时相当于综合已经停止（虽然在转圈圈）神奇的是我同时打开同一个目录下的另一个工程，从综合到实现一切正常。那么就排除了杀毒软件和vivado安装的问题，大概率是软件bug。添加完成后把原来的（大概率叫synth_1）删掉，再综合就好了。
2024-03-27 18:19:00
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原创 DP1.2 spec 阅读笔记（二）链路层
在局域网中，“包”是包含在“帧”里的。主数据流的数据（未压缩的视频流）在链路层数据映射以用于在主链路上传输之后且将其切换到PHY层之前，必须被打包、填充、构建，并与辅助数据进行多路复用和通道间倾斜。换句话说，在BS（或SR）的四个符号序列的最后（第四）符号和下一个四个符号序列的第一个符号之间必须有8,188个符号。下面的部分展示了24、18、30、36、48位RGB/YCbCr444像素，16、20、24、32位YCbCr 4： 2：2像素和8、10、12、16位仅Y像素如何映射到4、2和1通道的主链接。
2024-01-24 14:37:11
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原创 DP1.2 spec 阅读笔记（二）链路层
本节介绍了在SST（single stream transport，单流传输）模式下，显示端口的链路层所提供的服务。（本节中同时适用于SST和MST模式的小节将在小节标题中明确说明。基于微包架构的同步传输服务使用一组规则将视频和音频数据流映射到主链路符号上（如第2.2节所述），以便在接收设备中将数据流正确地重新解构为原始的格式和时序。链接服务用于发现、配置和维护链接。AUX CH对DPCD（显示端口配置数据）地址的读/写访问用于这些目的。设备服务支持设备级应用程序，如EDID读取和MCCS控制。
2024-01-22 15:20:49
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原创 DP1.2 spec 阅读笔记（一）介绍
显示端口链路由主链路、辅助通道（AUX CH）和热插头检测（HPD）信号线组成。图1-1：显示端口的数据传输通道主链路是下面使用的单向、高带宽和低延迟通道，用于传输同步数据流，如未压缩的视频和音频。辅助通道AUX CH是一个用于链路管理和设备控制的半双工双向通道。HPD信号也作为接收设备的中断请求。此外，显示端口连接器有一个电源引脚，用于驱动显示端口中继器或显示端口到传统接口的转换器。
2024-01-16 14:29:24
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原创 同步复位？异步复位？我太困惑了！我怎么知道该用哪一个？（完善中）
本文将研究同步和异步复位的优缺点。然后，将查看每种类型复位的使用情况，然后为每种类型复位的正确使用提出建议。本文还将详细介绍一种有趣的同步技术，该技术使用数字校准来同步多ASIC设计上的复位释放。
2023-06-29 16:22:31
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翻译 用于设计多异步时钟设计的综合和脚本技术（完善中）
大多数大学课程教授工程学生设计完全同步（单时钟）逻辑的规定技术。在实际的ASIC设计世界中，很少有单个时钟的设计。本文将详细介绍一些硬件设计、时序分析、合成和仿真方法，以解决多时钟设计问题。本文并非旨在详尽介绍这一主题，而是为了分享从经验中吸取的技术。
2023-06-25 16:52:20
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空空如也
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