FPGA
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小草莓爸爸
这个作者很懒,什么都没留下…
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牛客Verilog题目(1)——超前进位加法器
可以看出上面是将四位一位全加器串联,如果是多位相加,线路的延迟会更加明显,并且运行速度也会相对并行运算较慢。然后将其串联起来,一开始我就reg了一位寄存器当相互的节点值,后来发现是不可以的,因为在电路中不符合理想。在此之前需要了解全加器、4个1位二进制全加器串联的四位加法器。再了解为什么要用这种超前进位加法器。图看起来很吓人,这是由于上个方法,把1位二进制全加器封装起来了,相比于上种方法,面积还是减小很多。整个逻辑还是很简单的,直接前一级进位输出连接后一位进位输入即可。可以从图中看出是有明显问题的,原创 2023-03-24 10:46:24 · 418 阅读 · 0 评论 -
基于vivado(语言Verilog)的FPGA学习(3)——FPGA理论知识
FPGA主要是采用SRAM工艺的查找表(LUT,Look-up Table)结构,LUT 本质上就是一个 RAMZYNQ中包含两大功能块:PS部分和 PL 部分。1、PS部分指Processing System,一个基于双 ARM Cortex A9内核的处理系统,其中集成了内存存储器和外部存储器接口,以及如GPIO、UART 接口等大量的外设。原创 2023-03-16 15:02:34 · 2202 阅读 · 0 评论 -
基于vivado(语言Verilog)的FPGA学习(2)——zedboard开机测试和程序烧写
这个例子只是简单的是一个实现:将FPGA当做一个PS处理器的外设,通过寄存器地址映射到PS的寻址空间。在五个跳线中,中间的三个被用 来定义板卡的烧写信息来源 (JTAG,闪存或 SD 卡),最右边的控制 JTAG 的模式,最左边则决定内部 PLL 是否被使用。Zynq7这块板子内核分为ps和pl,其中,pl表示处理器可编辑器件,单独使用可以看作FPGA,ps是处理器系统,例如arm32这样的嵌入式cpu,与pl不同的是:语言一般使用c、c++这样的软件开发语言。产生硬件描述语言,并自动产生top文件。原创 2023-03-14 15:34:19 · 3272 阅读 · 0 评论 -
基于vivado(语言Verilog)的FPGA学习(1)——了解viviado面板和编译过程
奇了怪,总觉得上学期写了这部分,梦里写的?原创 2023-03-09 22:35:39 · 2468 阅读 · 0 评论 -
详解FPGA:人工智能时代的驱动引擎观后感
第一章 延续摩尔定律第二章 拥抱大数据的洪流第三章 FPGA在人工智能时代的独特优势第四章 更简单也更复杂——FPGA开发的新方法第五章 站在巨人肩上——FPGA发展新趋势。原创 2023-03-07 21:45:20 · 1483 阅读 · 2 评论