verilog
rbin_yao
这个作者很懒,什么都没留下…
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4位7段共阴数码管动态显示的verilog代码
4位7段共阴数码管动态显示的verilog代码sn_data为输入的显示数值clk接100MHz时钟s为数码管位选信号,高电平有效seg为7段共阴极数码管输出`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/06/22 15:45:38/原创 2020-06-22 20:45:39 · 10622 阅读 · 6 评论 -
100MHz分出1Hz的verilog代码
100MHz分出1Hz的verilog代码`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 2020/06/22 11:13:35// Design Name: // Module Name: counter_div_100M// Project Na原创 2020-06-22 20:41:08 · 6624 阅读 · 5 评论