数字图像信号水平消隐,垂直消隐,前肩,后肩等基本概念

在做数字图像处理时,必然要接触比如水平消隐,垂直消隐,前肩,后肩等基本概念,下面图示了水平前肩,水平后肩,垂直前肩和垂直后肩。

数字视频的基本概念源自于模拟视频,因为先有模拟显示器后有数字显示器的。对于模拟视频我们可以这样理解:视频可以分解为帧,每帧分为若干个基本视点(像素),每个像素都有独立的色彩信息,在屏幕上依次将这些点用电子枪按照行打出来,就形成了一幅完整画面,连续的打出画面,利用人眼的视觉暂留可以“显示”动态的图像了。对于数字图像信息显示,显示器的控制部分也是按照一个一个像素点亮屏幕上的LED。

场同步(VSYNC: 场同步就是告诉电子枪控制器下面要开始新的画面。对于数字图像信息,当VSYNC信号有效时,表示新的一帧图像信息开始了。

行同步(HSYNC):行同步就是让电子枪控制器知道下面要开始新的一行像素。每一行信息的开始都有一个HSYNC。

数据使能(DE): 在数据使能区是有效的色彩数据,不在使能范围内的都显示黑色。下图中灰色区域都是使能数据。

前肩(Front Porch)/后肩 (Back Porch) :行同步或场同步信号发出后,视频数据不能立即使能,要留出电子枪回扫的时间。以行扫描为例,从HSYNC结束到DE开始的区间成为行扫描的后肩,从DE结束到HSYNC开始称为前肩。具体水平前肩/后肩的含义如下图所示。

水平消隐:电子枪从左到右画出象素,它每次只能画一条扫描线,画下一条之前要先回到左边并做好画下一条扫描线的准备,这之间有一段时间叫做水平消隐(HBlank)。

垂直消隐:在画完全部扫描线之后它又回到屏幕左上角准备下一次画屏幕(帧),这之间的

一段时间就是垂直消隐(VBlank)。

在数字图像显示中不用回电子枪,在前肩/后肩期间,显示的控制器可以做一些别的处理或者进入低功耗状态。

常用缩写意思,

HFP: Horizon front porch,水平前肩;

HBP: Horizon back porch,水平后肩;

VFP: Vertical front porch,垂直前肩;

VBP: Vertical back porch,垂直后肩;

HDP:Horizon display period,水平显示周期;

VDP: Vertical display period,垂直显示周期。

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在FPGA中,可以通过生成水平同步信号(HSYNC)和垂直同步信号(VSYNC)来实现对显示器扫描行和帧的同步。下面是一个简单的示例代码,用于生成HSYNC和VSYNC信号: ```verilog module VGA_Sync ( input clk, output reg hsync, output reg vsync ); parameter H_SYNC_CYCLES = 96; // 水平同步脉冲周期 parameter H_BACK_PORCH = 48; // 水平周期 parameter H_ACTIVE = 640; // 水平有效像素数 parameter H_FRONT_PORCH = 16; // 水平前肩周期 parameter V_SYNC_CYCLES = 2; // 垂直同步脉冲周期 parameter V_BACK_PORCH = 33; // 垂直周期 parameter V_ACTIVE = 480; // 垂直有效行数 parameter V_FRONT_PORCH = 10; // 垂直前肩周期 reg [11:0] h_count; reg [10:0] v_count; always @(posedge clk) begin if (h_count == H_SYNC_CYCLES-1) begin h_count <= 0; hsync <= 1; end else if (h_count == H_SYNC_CYCLES+H_BACK_PORCH-1) begin h_count <= 0; hsync <= 0; end else if (h_count < H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1) begin h_count <= h_count + 1; hsync <= 0; end else if (h_count == H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1) begin h_count <= 0; v_count <= v_count + 1; hsync <= 0; end if (v_count == V_SYNC_CYCLES-1) begin v_count <= 0; vsync <= 1; end else if (v_count == V_SYNC_CYCLES+V_BACK_PORCH-1) begin v_count <= 0; vsync <= 0; end else if (v_count < V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1) begin v_count <= v_count + 1; vsync <= 0; end else if (v_count == V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1) begin v_count <= 0; vsync <= 0; end end endmodule ``` 上述代码中,我们定义了一个名为VGA_Sync的模块,它包含了时钟(clk)作为输入,并且输出了两个信号,hsync和vsync。 通过使用两个计数器,h_count和v_count,我们可以根据指定的参数来生成HSYNC和VSYNC信号。 具体的生成过程如下: 1. 在水平同步信号的生成中,当h_count计数器达到H_SYNC_CYCLES-1时,表示水平同步脉冲的开始,此时hsync信号置为高电平。当h_count计数器达到H_SYNC_CYCLES+H_BACK_PORCH-1时,表示水平周期结束,hsync信号置为低电平。在H_SYNC_CYCLES+H_BACK_PORCH到H_SYNC_CYCLES+H_BACK_PORCH+H_ACTIVE+H_FRONT_PORCH-1期间,表示水平有效像素周期,此时hsync信号保持低电平。 2. 在垂直同步信号的生成中,当v_count计数器达到V_SYNC_CYCLES-1时,表示垂直同步脉冲的开始,此时vsync信号置为高电平。当v_count计数器达到V_SYNC_CYCLES+V_BACK_PORCH-1时,表示垂直周期结束,vsync信号置为低电平。在V_SYNC_CYCLES+V_BACK_PORCH到V_SYNC_CYCLES+V_BACK_PORCH+V_ACTIVE+V_FRONT_PORCH-1期间,表示垂直有效行周期,此时vsync信号保持低电平。 通过以上代码实现,我们可以在FPGA中生成HSYNC和VSYNC信号,用于同步显示器的扫描行和帧。需要注意的是,示例代码中的参数值是根据常见的VGA显示器参数进行设置的,实际应用中需要根据具体的显示器规格进行调整。
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