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原创 HDL与FPGA-目录
HDL与FPGA-目录1 软件安装及教程1.1 LiberoSoc2 FPGA知识2 Verilog基础知识3 VHDL基础知识4 Verilog编程技巧5 FPGA的核心设计思想6 基于MBD设计方法的HDL代码生成7 《深入浅出玩转FPGA》实践及总结1 软件安装及教程1.1 LiberoSoc1.1 LiberoSoCv11.8 安装教程MicroSemi LiberoSoc学习笔记——PLL使用ModelSim入门教程和两个典型例子2 FPGA知识建立时间和保持时间关系详解FPGA复
2020-09-25 16:07:11
106
原创 算法-目录
文章目录排序算法Hash算法蒙特卡洛算法模拟运动和计算双指针与快慢指针排序算法快排和归并排序的复杂度相同，为什么都用快排而不用归排？为什么要分稳定排序和非稳定排序排序算法之懒人排序排序算法之冒泡排序排序算法之插入排序快速排序算法C++实现[评注版]各种排序算法的时间复杂度时间复杂度Hash算法胡凡《算法笔记》总结2——Hash散列算法笔记——15个瓶子，4只老鼠，测试哪瓶有...
2019-10-05 16:34:59
210
原创 数据结构-目录
文章目录1 为什么学习数据结构2 链表3 栈4 队列5 递归6 树7 图1 为什么学习数据结构1.1 抽象数据类型ADT(Abstract data type)，以及为什么要学习数据结构？1.2 数据结构基础知识梳理2 链表2.1 链表的使用形式2.2 环形链表的判断方法及实现2.3 数组和链表的实例讲解——以Facebook为例2.4 语言进阶-第四周：利用链表逆序输出（10分)...
2019-09-05 21:26:59
380
原创 Python学习目录
目录基础知识学习（MOOC：嵩天）1.1 Python MOOC练习31.2 Python MOOC练习41.3 python中的随机函数random的用法示例1.4 Python文本词频统计的编码问题-MOOC嵩天1.5 Python中的复数和误区1.6 Python计算圆周率的两种方法1.7 Python实现七段数码管显示效果1.8 Python实现科赫图形设计1.9 ...
2019-05-19 10:32:13
34780
25
原创 PAT乙级解题算法和代码目录
ID Title 备注1001 害死人不偿命的(3n+1)猜想(15) 模拟1002 写出这个数 (20) 字符串处理1003 我要通过！(20) ...
2018-12-01 13:38:10
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原创 PAT乙级题目对应知识点分类梳理
PAT乙级的90道题的知识点与对应的题号整理如下，便于做专项练习和巩固！1、字符串函数考察字符串相关知识，如逆转、字母与数字的判断与转化、字符串拼接、字符串比较题号：1002、1006、1009、1014、1021、1024、1031/1039、1042、1043、/1048/1052/1054/1058/1067/1079、1081/1084/1086、2、STL容器考察ST...
2018-11-29 21:53:25
3303
3
原创 UDP的定义与使用
UDP定义的基本格式UDP在Verilog HDL也可以看成是一个模块，因此与module模块的定义在语法是同一级别的，所以UDP的定义不能在module与endmodule之间。一般一个UDP定义也是单独一个文件。UDP定义的基本语法如下所示：// UDP 定义的基本语法格式primitive udp_name(port_list) port_declaration udp_bodyendprimitive// 定义UDP的关键词不是 module，而是 primitive// udp
2020-11-24 22:10:38
8
转载 Verilog设计电路的时序要点及时序仿真
转载：https://blog.csdn.net/fengyuwuzu0519/article/details/72599432一个电路能跑到多少M的时钟呢？这和电路的设计有密切联系（组合逻辑的延时），我们知道电路器件都是由一定延迟的，所以信号的仿真很重要。如果延迟时间大于时钟，就会导致时序违例，出现逻辑错误。项目要求300M怎么实现呢？学习涉及如下：建立时间保持时间；电路延时时钟频率关键路径流水线设计来提高CLK首先来看下D触发器一、D触发器时序分析上升沿前后对D有一定要求，称
2020-11-09 11:29:47
47
转载 LCD显示的一些基本概念以及DSI的一些clock解释
转载：https://blog.csdn.net/dddd0216/article/details/78195153数字视频的基本概念源自于模拟视频。对于模拟视频我们可以这样理解：视频可以分解为若干个基本视点（像素），每个像素都有独立的色彩信息，在屏幕上依次将 这些点用电子枪按照行和列打出来，就形成了一幅完整画面，连续的打出画面，利用人眼的延迟特点就可以“显示”动态的图像了。水平消隐：电子枪从左到右画出象素，它每次只能画一条扫描线，画下一条之前要先回到左边并做好画下一条扫描线的准备，这之间有一段时间叫做
2020-11-09 10:36:57
34
原创 Verilog练习：流水灯显示
文章目录题目：流水灯程序及testbench题目：流水灯程序及testbench// liushuideng.vmodule liushuideng( input clk, input rst_n, output reg [11:0] led ); // time counter's parameter parameter TIME_1S = 50; // reg [11:0] led; reg time_1s; reg [25:0] cnt; //
2020-11-05 14:21:46
122
原创 Verilog练习：数码管显示
Verilog练习：数码管显示题目：数码管显示程序及testbench题目：数码管显示程序及testbench// shumaguan.vmodule shumaguan( input clk , input rst_n , output reg[7:0] segment , output wire[7:0] seg_sel ); // para definiti
2020-11-05 13:57:19
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转载 计算机原理与基础 —— C语言中的左移与右移
综上所述:左移时总是移位和补零,无论是有符号类型数据还是无符号类型数据都统称为逻辑左移。右移时无符号数是移位和补零，此时称为逻辑右移;右移时而有符号数大多数情况下是移位和补最左边的位（也就是补最高有效位），移几位就补几位,此时称为算术右移。...
2020-11-03 22:52:42
26
转载 二进制和格雷码转换方法及程序
进制转格雷码：简单来说就是把二进制码右移一位再与二进制异或。assign wr_poi_gray = wr_poi ^ (wr_poi>>1); //produce wr pointer gray code;格雷码转二进制：格雷码转二进制是从左边第二位起，将每位与左边一位二进制码的值异或，作为该位二进制码的值。比如四位的码：bin[3] = gray[3];bin[2] = gray[2]^bin[3];bin[1] = gray[1]^bin[2];bin[0] = gray
2020-10-26 12:50:11
82
转载 FPGA之FIFO篇
我想大家都知道，队列是计算机系统中一种比较基本的数据结构。作为队列中的一种，先进先出的FIFO是一种比较常用的存储器单元。FIFO通常有读允许端口、写允许端口、数据输入端口、数据输出端口、FIFO状态端口等信号端口。其中，FIFO状态端口输出当前FIFO的状态——满、未满或空。16*16位FIFO的功能框图如下。其中，clock为系统时钟信号输入，reset为系统复位信号，read为读数据信号允许信号，write为写入FIFO允许信号，fifo_in[15:0]为数据输入，fifo_out[15:0]为数
2020-10-26 12:31:59
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转载 python 程序员进阶之路：从新手到高手的100个模块
本文所列举的这100个模块，是我在工作和学习中用过的或者正在学习的，算是对自己过去12年的学习总结。希望对处在迷茫中的程序员有所帮助。英汉小词典pythoneer - 指所有用python语言开发程序的人pythonista - 意为资深的、追求质量和品味的python开发者在这个列表中，我把模块分成11大类：1. 基础类2. 数据库接口类3. 网络通讯类4. 音像游戏类5. GUI类6. web框架类7. 科学计算类8. 2D/3D类9. 数据处理类10. 机器学习类1
2020-10-21 23:51:08
80
原创 经典解析：《一行Python代码能实现什么》及其解析
逛博客时偶然看到这篇文章，也见识了Python代码简洁、高效的魅力。对几个经典案例产生了兴趣，解读了一下，如下：背景背景是作者在处理头部CT的断层扫描图片时，需要将109张图片数据读出来，组织成一个三维的数据结构，如下：作者在引入numpy和PIL之后的代码如下：data = np.stack([np.array(Image.open('head%d.png'%i)) for i in range(109)], axis=0)其实，可以写成这样：data = list()for i in r
2020-10-20 00:07:55
55
转载 python中yield的用法详解——最简单，最清晰的解释
首先我要吐槽一下，看程序的过程中遇见了yield这个关键字，然后百度的时候，发现没有一个能简单的让我懂的，讲起来真TM的都是头头是道，什么参数，什么传递的，还口口声声说自己的教程是最简单的，最浅显易懂的，我就想问没有有考虑过读者的感受。接下来是正题：首先，如果你还没有对yield有个初步分认识，那么你先把yield看做“return”，这个是直观的，它首先是个return，普通的return是什么意思，就是在程序中返回某个值，返回之后程序就不再往下运行了。看做return之后再把它看做一个是生成器（ge
2020-10-19 19:38:28
40
转载 Python十大技巧语法
Python十大装B语法1. for - else2. 一颗星(*)和两颗星(**)3. 三元表达式4. with - as5. 列表推导式6. 列表索引的各种骚操作7. lambda函数8. yield 以及生成器和迭代器9. 装饰器10. 巧用断言assertPython 是一种代表简单思想的语言，其语法相对简单，很容易上手。不过，如果就此小视 Python 语法的精妙和深邃，那就大错特错了。本文精心筛选了最能展现 Python 语法之精妙的十个知识点，并附上详细的实例代码。如能在实战中融会贯通、灵活
2020-10-19 19:29:41
45
转载 FPGA设计基础交流【汇总贴】
【问题1.1】如何知道ddr3里不空，可以读取了？答：DDR3和RAM一样，是一个存储器件，它的每个内部单元都存储了当前的数据状态值。但DDR3和RAM本身，是没有“空”、“存有数据”，“数据满”等概念的。只要给地址，它就会把当前地址的数据给到总线上，而且这个地址可以读很多次。在设计的时候，是由设计师用自己写逻辑来判断DDR3是否为空。【问题2】SPI多字节发送是多个字节连在一起发还是分成单字节来进行发送？答：每款芯片的数据手册，都会有时序图的介绍，需要按照芯片数据手册的要求进行通信。每款芯片的要
2020-10-19 18:05:20
62
转载 LVDS 显示屏的两种接口标准：VESA 和 JEIDA；单/双路 LVDS 信号
文章目录一、什么是LVDS？二、LVDS 两种接口标准比较三、单路和双路 LVDS 信号一、什么是LVDS？LVDS，Low Voltage Differential Signaling，低压差分信号，传输速率可达几百Mbps（下文会用到）。二、LVDS 两种接口标准比较这两种接口标准的区别在于：每对低压差分信号上传输的 R、G、B 三色的位数和 HS 、VS、DE 位置不同。8bit 液晶屏需要 4 对差分对传输 R、G、B 三色和 HS 、VS、DE控制信号(1)对应到 VESA 接
2020-10-13 12:22:10
226
转载 最强Verilog例化说明
文章目录Verilog例化说明1.什么是模块例化？为什么要例化？2.实例说明例化方法Verilog例化说明1.什么是模块例化？为什么要例化？模块例化可以理解成模块调用。对于一个FPGA工程，通常是由一个顶层模块与多个功能子模块组成，为了实现顶层模块与子模块的连接，需要进行模块间的例化（或说是调用）。在一个FPGA项目工程中，其输入、输出端口命名通常在设计前期就已确定下来，但会存在一些中间变量，一个工程可能会让不同的工程师在不同的时间段内共同完成，不同的人对于这些变量的命名会有所不同，故例化很有必要。
2020-10-12 10:54:17
169
转载 FPGA内部结构、配置模式
1 FPGA的内部结构主要包括以下5个方面：可编程逻辑门阵列：由最小的逻辑单元LE组成；可编程输入输出单元 IOE：input output element；嵌入式SRAM块：为M4K块，每个SRAM大小为4k，掉电丢失；布线网络；PLL锁相环：最大可倍频至250Mhz基于查找表的FPGA逻辑单元是FPGA的重要组成部分。一个逻辑单元（LE，Logic Element ）包含一个4输入的查找表，同时加上一个寄存器。那么它们是如何工作的呢？基于LUT（Look Up Table）和SR
2020-10-09 20:24:20
46
原创 VHDL移位操作的两种方式，及乘除运算中小数倍的解法
VHDL移位操作的两种方式，及乘除运算中小数倍的解法1 移位操作符2 拼接实现移位3 HDL乘除运算中小数倍的解法3.1 任意小数的二进制表示方法3.1.1 十进制小数转二进制3.1.2 二进制换为十进制3.2 HDL乘除运算中小数倍的解法HDL编程中，数据的左移和右移是实现数据乘除运算的常用方法。根据项目经验，总结了VHDL移位操作的两种常见方式。1 移位操作符通过SLL实现五比特数的移动，另外常见的还有 SRL 逻辑右移 ---- 实现数据右移，左端补0； SLA 算术左移 ----实现数据左
2020-09-28 00:21:25
270
转载 根据Verilog代码画电路图
根据Verilog代码画电路图一、门级逻辑二、运算逻辑三、根据代码画原理图3.1 D触发器3.2 选择器FPGA的设计本质是硬件设计，而Verilog是用来描述电路的，所以在学习FPGA的过程中，我们要学会建立电路和Verilog的对应关系，学会看到电路图，就能写出相应的Verilog代码；看到Verilog代码，就能画出相应的电路图。一、门级逻辑FPGA中常用到的门级逻辑有“与门”、“或门”、“反相器（非门）”等。以下是1位逻辑“与（&& )”、“或( || )”、“非( ~ )”
2020-09-23 12:50:18
331
转载 在设计文件中，如何确定信号是reg型还是wire型？
当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。在Verilog中，wire永远是wire，就是相当于一条连线，用来连接电路，不能存储数据，无驱动能力，是组合逻辑；并且只能在assign左侧赋值，不能在always @ 中赋值。reg可以综合成register，latch，甚至是wire(当其只是中间变量的时候)，能存储数据，有驱动能力，可以用于组合逻辑或者时序逻辑；在always @模块表达式左侧被赋值。掌握了基本原理，并不代表
2020-09-23 08:58:02
97
原创 Verilog中数组的表示
FPGA中的二维数组其实不是真正意义上的数组，而是由多个寄存器组成的ROM或RAM。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组定义方式如下：reg [wordsize : 0] memory_name [0 : memorysize];其中[wordsize : 0]是内存的宽度，而 [0 : memorysize]则是内存的深度（也就是有多少存储单元）。如果要存储一个值到某个单元中去，可以这样做：memory_name [
2020-09-22 22:28:19
353
转载 Verilog常用的数据选择语句vect[a +: b]或vect [a -: b]
Verilog语法中有一个常用的选择语句，其语法形式为：vect[a +: b]或vect [a -: b]；vect为变量名字，a为起始位置，加号或者减号代表着升序或者降序，b是进行升序或者降序的宽度。vect[a +: b]等同于vect[a : a+b-1]，vect的区间从a开始，往比a大的方向数b个数；vect [a -: b]等同于vect[a : a-b+1]，vect的区间从a开始，往比a小的方向数b个数。a可以是一个常数也可以是一个可变的数，但b必须是一个常数。例1：vect[7
2020-09-22 22:15:09
130
转载 按键原理及FPGA实现
按键原理及FPGA实现1.1 硬件电路1.2 按键原理1.3 按键捕捉1.4 按键消抖的实现1.5 按键采集实现1.1 硬件电路在开发板中按键的实际位置如下图所示：明德扬MP801开发板采用4个独立按键加一个复位按键，其中最左边为复位按键，并且采用上拉的连接方法，默认为1，当按键按下时，按键的电平被拉低。按键的电路原理图如下所示：1.2 按键原理MP801开发板上的按键为机械式开关结构，此机械式开关的是具有弹性的，因为其核心部件为弹性金属簧片，那么在开启或者闭合的瞬间会在接触点出现来回弹跳的现象
2020-09-22 20:05:50
96
转载 FPGA中正负数和定点小数的表示方法
在日常生活中，我们常常需要到正数与负数，比如南北两级气温常年为零度以下，这个时候我们就需要负数来表示温度。那么在FPGA工程里面也是这样，我们如果想要做温度监测工程，自然而然的就会需要到负数来表达零下的温度。当然FPGA中除了数字正负的表达，还需要用到小数。在加减乘除的运算中，小数的出现是不可避免的。作为FPGA工程师，我们无法保证所有设计都不出现负数或者小数的情况，不能避免我们就克服，今天就为大家分享一下FPGA中负数与小数的表达。一、负数的表达关于负数，大家都知道在任何正数前加上负号便成了负数，比如
2020-09-22 12:21:13
153
转载 FPGA设计之门控时钟
FPGA设计之门控时钟一、什么是门控时钟二、门控时钟降低功耗的原理1. FPGA功耗分类2. 为什么门控时钟可以降低功耗三、不合理的门控时钟设计1.伪门控时钟2.直接门控时钟四、推荐的门控时钟设计1.基于锁存器的门控时钟2.基于寄存器的门控时钟五、讨论门控时钟的设计初衷是实现FPGA的低功耗设计，本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这三个角度来分析门控时钟。一、什么是门控时钟门控时钟技术(gating clock) 是通过在时钟路径上增加逻辑门对时钟进行控制，使电
2020-09-21 19:28:29
59
原创 verilog与system verilog的关系
从上图可以看出，Verilog适合系统级（system）、算法级（alogrithum）、寄存器传输机（RTL）、逻辑级（logic）、门级（gate）、电路开关级（switch）的设计，而System Verilog是Verilog语言的扩展和延伸，更适合于可重用的可综合IP和可重用的验证用IP设计，以及特大型（千万门级以上）基于IP的系统级设计和验证。与传统的电路原理图输入法相比，Verilog的最大优点是其实现与工艺无关。Verilog以及它的扩展System Verilog是设计可重用IP，即.
2020-09-19 13:53:45
107
转载 建立时间和保持时间关系详解
建立时间（setuptime）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。如图1 。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间。个人理解：1、建立时间（setup time）触..
2020-09-18 20:37:22
101
转载 SPI通信协议（SPI总线）
1、什么是SPI？SPI是串行外设接口(Serial Peripheral Interface)的缩写。是 Motorola 公司推出的一种同步串行接口技术，是一种高速的，全双工，同步的通信总线。2、SPI优点支持全双工通信通信简单数据传输速率块3、缺点没有指定的流控制，没有应答机制确认是否接收到数据，所以跟IIC总线协议比较在数据可靠性上有一定的缺陷。4、特点1）：高速、同步、全双工、非差分、总线式2）：主从机通信模式5、协议通信时序详解1）：SPI的通信原理很简单，它以主从方
2020-09-16 18:21:51
105
转载 FPGA复位的正确打开方式
FPGA复位的正确打开方式1. 需不需要复位？2. 同步复位 or 异步复位？3. 高复位 or 低复位？在没看这篇文章前，回想一下平时我们常用的复位方式：① 首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；② 最好有个复位的按键，在调试时按一下复位键就可以全局复位了；③ 也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题：① 需不需要复位？
2020-09-14 17:25:54
69
转载 FPGA跨时钟域处理3大方法
FPGA跨时钟域处理3大方法1 打两拍2 异步双口RAM3 格雷码转换跨时钟域处理是FPGA设计中不可避免的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校生，跨时钟域处理也是面试中经常常被问到的一个问题。这里主要介绍三种跨时钟域处理的方法，这三种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这三招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来。这里介绍的三种方法跨时钟域处理方法如下：打两拍异步双
2020-09-14 16:17:37
49
转载 两台电脑如何直接用一根网线传数据
将两台电脑直接用网线相连。第一台电脑设置 一：打开设置面板第一台电脑设置 二：将ip地址和网关设为192.168.0.1 目的是让这台电脑做另一台电脑的网关。 子网掩码一点击自动添加。第二台电脑同样打开设置然后，设置为如图所示：此处的ip地址最后点后的数可以是非1的小于254的数第二台电脑，然后打开cmd 一下ping第一台电脑。键盘 “windos键+R” 然后输入cmd ,回车。如果和右图一样有时间返回，说明两台电脑连接成功。然后找到你要传送的文件：比如D盘的文件“测试”。然后按照
2020-09-10 18:07:01
85
原创 连续系统与离散系统传递函数的求解问题
文章目录1 Z变换的定义与常见激励的Z变换求解1.1 定义1.2 单位样值函数1.3 单位阶跃序列1.4 斜变序列1.4.1 间接求导法1.4.2 错位相减法1.5 指数序列1.6 正弦与余弦序列2 连续系统传递函数与离散系统传递函数的转换2.1 微分方程转化为差分方程，及其规律2.2 根据差分方程求原函数2.3 由Z传递函数求差分方程2.4 积分环节的Z传递函数（前向、后向矩形积分、梯形积分）2.5 由传递函数G(s)求G(z)1 Z变换的定义与常见激励的Z变换求解1.1 定义1.2 单位样值函数
2020-09-05 17:09:17
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原创 连续系统传递函数，与离散化Z变换传递函数仿真对比中常见的几个问题
文章目录1 问题重现2 主要问题解决3连续系统转离散化需要注意的问题1 问题重现相信做过连续系统传递函数，转成离散系统传递函数的同学，很多都可能遇到这样一个问题：相同的数据raw_data激励，在连续系统传递函数TF的处理后，数据很理想；但由于连续系统数据量太大，采样后形成rawsample_data，TF也根据下面的拉氏变换-Z变换表，进行Z变换，形成离散系统传递函数TF_d。然后无论是把 raw_data 还是 rawsample_data，在simulink中经过TF_d处理的数据结果和之前大不一
2020-08-28 00:25:00
304
原创 FPGA设计中常用数据缓存IP总结（FIFO、RAM）
FPGA设计中，常用到的数据缓存IP有FIFO和RAM，其中RAM又分单口RAM、伪双口RAM、双口RAM。单口与双口的区别在于，单口只有一组数据线与地址线，因此读写不能同时进行。而双口有两组数据线与地址线，读写可同时进行。FIFO读写可同时进行，可以看作是双口。双口RAM分伪双口RAM（Xilinx称为Simple two-dual RAM）与双口RAM（Xilinx称为true two-dual RAM）。伪双口RAM，一个端口只读，另一个端口只写；而双口RAM两个端口都可以读写。FIFO也是一个
2020-08-27 20:35:26
237
原创 格雷码、独热码
在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。 [2] 在数字系统中，常要求代码按一定顺序变化。例如，按自然数递增计数，若采用8421码，则数0111变到1000时四位均要变化，而在实际电路中，4位的变化不可能绝对同时发生，则计数中可能出现短暂的其它代码（1100、1111等）。在特定情况下可能导致电路状态错误或输入错误。使用格雷码可以避免这种错误。格雷码有多种编码.
2020-08-25 20:46:40
136
plot_function.zip
2020-02-13
传递函数响应.zip
2020-02-13
EasyX2018春分版软件
2018-04-09
仅5M小巧好用的PDG文件阅读器
2017-09-25
吉大秦少游的留言板
发表于 2020-01-02 最后回复 2020-02-16
程序有个很难理解的bug,求助！请教各位大神，注释的那句//printf("%d",array[i]);为什么一定要加，不加程序就会停止运行，不应该啊。加
发表于 2018-06-24 最后回复 2018-07-07
simulink中如何把仿真中实时计算的像素点及对应坐标显示出来，最后应显示一张照片？
2020-08-11
C++字符串处理：为何不能去掉s3=s1；这一句代码
2018-11-29
1020 月饼 ，测试案例有三个不能通过，提示错误，求帮助！
2018-11-22
1013 数素数 测试点4通过不了，请教有何问题
2018-11-21
PAT乙级1079测试点2/3/4提示答案错误，有哪些情况未考虑到？
2018-11-18
1072 开学寄语,AC时三个测试都通不过，提示格式错误，答案错误，求助
2018-11-14
1066 图像过滤,AC时为什么提示超时？
2018-11-12
PAT乙级1059 C语言竞赛 测试点2通过不了，求助呀
2018-11-11
PAT1045运行超时我知道原因，还提示格式错误是哪里有问题
2018-11-04
1034 有理数四则运算 测试点2通过不了，求助
2018-10-31
1070 结绳 代码疑惑,代码意思是一样的呀
2018-10-28
1028 人口普查最后一个测试点通过不了
2018-10-28
1025 反转链表 ，提交没有AC，单独测试倒是可以
2018-10-26
PAT1019 数字黑洞 提交时Time Limit Exceeded
2018-10-23
PAT1005 继续(3n+1)猜想,提示Segmentation Fault
2018-10-25
PAT1024提交时出现问题，提示Segmentation Fault。请帮忙解决
2018-10-24
PAT1020月饼，为什么市场需求need每次还都是20 呢？
2018-10-23
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