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原创 HDL与FPGA-目录
HDL与FPGA-目录1 软件安装及教程1.1 LiberoSoc2 FPGA知识2 Verilog基础知识3 VHDL基础知识4 Verilog编程技巧5 FPGA的核心设计思想6 基于MBD设计方法的HDL代码生成7 《深入浅出玩转FPGA》实践及总结1 软件安装及教程1.1 LiberoSoc1.1 LiberoSoCv11.8 安装教程MicroSemi LiberoSoc学习笔记——PLL使用ModelSim入门教程和两个典型例子2 FPGA知识建立时间和保持时间关系详解FPGA复
2020-09-25 16:07:11
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原创 算法-目录
文章目录排序算法Hash算法蒙特卡洛算法模拟运动和计算双指针与快慢指针排序算法快排和归并排序的复杂度相同，为什么都用快排而不用归排？为什么要分稳定排序和非稳定排序排序算法之懒人排序排序算法之冒泡排序排序算法之插入排序快速排序算法C++实现[评注版]各种排序算法的时间复杂度时间复杂度Hash算法胡凡《算法笔记》总结2——Hash散列算法笔记——15个瓶子，4只老鼠，测试哪瓶有...
2019-10-05 16:34:59
327
原创 数据结构-目录
文章目录1 为什么学习数据结构2 链表3 栈4 队列5 递归6 树7 图1 为什么学习数据结构1.1 抽象数据类型ADT(Abstract data type)，以及为什么要学习数据结构？1.2 数据结构基础知识梳理2 链表2.1 链表的使用形式2.2 环形链表的判断方法及实现2.3 数组和链表的实例讲解——以Facebook为例2.4 语言进阶-第四周：利用链表逆序输出（10分)...
2019-09-05 21:26:59
513
原创 Python学习目录
目录基础知识学习（MOOC：嵩天）1.1 Python MOOC练习31.2 Python MOOC练习41.3 python中的随机函数random的用法示例1.4 Python文本词频统计的编码问题-MOOC嵩天1.5 Python中的复数和误区1.6 Python计算圆周率的两种方法1.7 Python实现七段数码管显示效果1.8 Python实现科赫图形设计1.9 ...
2019-05-19 10:32:13
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原创 PAT乙级解题算法和代码目录
ID Title 备注1001 害死人不偿命的(3n+1)猜想(15) 模拟1002 写出这个数 (20) 字符串处理1003 我要通过！(20) ...
2018-12-01 13:38:10
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原创 PAT乙级题目对应知识点分类梳理
PAT乙级的90道题的知识点与对应的题号整理如下，便于做专项练习和巩固！1、字符串函数考察字符串相关知识，如逆转、字母与数字的判断与转化、字符串拼接、字符串比较题号：1002、1006、1009、1014、1021、1024、1031/1039、1042、1043、/1048/1052/1054/1058/1067/1079、1081/1084/1086、2、STL容器考察ST...
2018-11-29 21:53:25
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原创 FPGA设计中RAM和ROM初始化的方法
文章目录RAM的初始化方法方法1：小型RAM复位时按地址写入初值方法2：大型RAM通过init和for循环来初始化方法3：大型RAM通过读文件形式初始化ROM的初始化方法方法1：小型ROM按地址写入初值方法2：大型ROM通过读文件形式初始化FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据，根据使用场景不同有不同的初始化方法。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。RAM的初始化方法方法1：小型RAM复位时按地址写入初值针对小
2021-11-25 15:45:56
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原创 Pycharm下可以正常运行，Pyinstaller打包软件报出Fatal error
pyinstaller打包含有matplotlib的项目出错的解决方案之前做了个数据分析的程序，因为要画图所以用到了matplotlib可是在pyinstaller打包的时候出错了我敢说网上所有的错误解决方法都试过了我用pip安装的matplotlib试了一遍，在pycharm里没问题，打包时却有File “matplotlib_init_.py”, line 563, in _get_data_path NameError:错误之后调整了一下，却有各种error，各种import错误，五花八门
2021-11-24 10:11:02
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转载 SPI编程时，时钟相位(CPHA)和时钟极性(CPOL)的理解
SPI总线时钟的极性含义解释SPI的时钟极性用CPOL来表示。SPI总线通讯的时基基准是时钟信号线SCK，SCK既有高电平，又有低电平，SPI的时钟极性用来表示时钟信号在空闲时是高电平还是低电平。情况说明如下：当CPOL=0：SCK信号线在空闲时为低电平；当CPOL=1：SCK信号线在空闲时为高电平；SPI总线时钟的相位含义解释时钟的相位用CPHA来表示，用来决定何时进行信号采样，在第一个跳变沿还是第二个跳变沿，至于是上升沿还是下降沿则由CPOL相位极性来表示。下面分两种情况来介绍。如下图所示
2021-11-02 14:48:52
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原创 .bmp图片的文件头解析
BMP文件完全解析一副平面图像，最终呈现的是一个彩色的二维矩阵，三基色的组合构成了几乎肉眼可见的所有色彩，为了显示彩色矩阵，使用高密度排列的RGB彩色像素组成的屏幕来显示，因此处理器需要知道每一个像素的色彩值，即构成色彩的RGB三原色亮度。不过初期没有彩色显示器，只有电子管做的黑白显示器，它依赖电子管的发射电子的强度定义黑白亮度信息。色彩空间RGB色彩空间RGB混色由于半导体制成的处理器只能处理二进制，所以描述构成图像的像素最终也是二进制形式，一般常用RGB888格式，也就是构成色彩的三基色有
2021-09-29 23:08:45
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转载 Synplify Pro的常用选项及命令
文章目录一、 状态机相关二、 面积和速度优化三、 其他常用选项及命令Synplify Pro是Synplicity公司(Synopsys公司于2008年收购了Synplicity公司, 其客户遍布于通讯、半导体、航空/航天、计算机和军事电子等诸多领域，如：Philips，Agilent，Cisco，Lockheed，GE，Siemens，Lucent，Ericsson，Huawei，ZTE，UTStarcom等。本人所在公司即其中之一。)的高性能FPGA综合工具，为复杂可编程逻辑设计提供了优秀的HDL综合
2021-07-25 11:24:54
85
原创 Verilog除法器的设计总结
Verilog除法器的设计总结1 概述2 基于减法和移位实现除法2.1 组合逻辑实现的实例2.2 时序逻辑实现的实例3 基于乘法和移位实现除法1 概述Verilog实现除法器需要根据实际使用场景进行调整，但整体来说实现的算法有两类：基于减法和移位实现除法基于乘法和移位实现除法下面将对两类算法的实现过程和原理进行总结，并给出基本的实例。2 基于减法和移位实现除法2.1 组合逻辑实现的实例对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为
2021-07-04 22:59:36
248
原创 Matlab2020a使用App Designer如何导出exe
导出exe共三步，前两部为配置编译器和配置Runtime，第三步为导出exe：1 安装MATLAB编译器首先需要查询MATLAB是否已经安装编译器，在命令行键入mex -setup -v如果有下面的打印信息，则说明没有编译器这个时候就需要下载安装，下载的路径如下：MATLAB Support for MinGW-w64 C/C++ Compiler该编译器看介绍是适用于MATLAB2017之后的版本。很不错！下载好之后，将该文件直接拖入MATLAB的命令行窗口，回车稍等一会儿就会弹出安装
2021-06-03 21:56:30
1001
原创 tkinter中text文本与scroll滚动条关联
tkinter制作UI界面时往往需要制作带滚动条的text窗口，这时候就需要关联scroll滚动条和text窗口，示例代码如下：import tkinterroot = tkinter.Tk()root.title('QJX window')root.geometry('400x300')# create text objecttext = tkinter.Text(root, height = '1')txt = 'This is a tkinter window\n\we want
2021-06-03 19:49:16
239
原创 Verilog参数例化时自动计算位宽的函数
在工程中，参数化设计是非常常见的。模块接口的位宽，常见的有8位、16位、32位、64位和128位等；虽然功能相同，仅因为位宽不同，就要另外写一个模块，那设计工作就很繁复了。为此，我们可以采用参数化来实现，即用parameter来定义常数。但是参数化会遇到一个问题，就是某些信号的位宽跟此参数有着密切的关系。例如，我们可以使用parameter来定义FIFO的深度，但是表示FIFO深度的信号usedw，其位宽是跟参数相关的。如果深度为512，usedw位宽是9位，如果深度为1024，其位宽是10位。这时如果.
2021-05-21 15:26:12
691
原创 Quartus Prime18.0 中解决仿真报错 Error: (vsim-19) Failed to access library 的问题
Quartus Prime软件本身可以通过新建VWF文件的方式进行时序和组合仿真，并根据VWF生成TestBench文件，使用时，发现在进行功能仿真（run function simulation）时出现报错如下：Error: (vsim-19) Failed to access library "cyclone_ver" at "cyclone_ver"这种类型的错误有220处，大致意思为库文件无法加载，百度的方法只讲到了如何在Assignments->Setting和Tools->Op
2021-05-18 00:34:43
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原创 搞定can‘t place multiple pins assigned to pin location pin_101
Quartus Prime编译时，遇到了下面的问题：can't place multiple pins assigned to pin location pin_101根据错误提示信息，在管脚PIN101处分配了多个引脚，这是怎么回事？查看了一下电路原理图，如图2所示，PIN101引脚既可以作为普通IO，也可以作为可编程IO。点击Quartus II软件菜单栏“Assignments–>Device”，在弹出的对话框中选择Device and Pin Options，在弹出的对话框中选择Dua
2021-05-13 20:21:05
111
原创 Verilog呼吸灯练习
文章目录1 实现“暗1s亮Ns的闪烁控制”2 led呼吸灯的实现1 实现“暗1s亮Ns的闪烁控制”题目：实现暗1s亮1s，暗1s亮2s，暗1s亮3s的循环闪烁module paomadeng( input clk, input rst_n, output reg [11:0] led);// 50MHz, clk = 20nsparameter one_second = 50_000_000;reg [28:0] cnt1;reg [28:0] x;reg
2021-05-13 14:46:03
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转载 Quartus Prime固化烧结文件的步骤
步骤一：点击Flie，选择Convert Programming File选项，在Programming file type选项中选择.jic文件格式。 步骤二：在Configuration Device选项中选择配置芯片步骤三：在File name选项中更改生成的.jic文件名称以及存放的位置。步骤四：在Input files to convert 栏中，点击选择Flash Loader，点击Add Device按钮，选择Flash Loader的芯片，点击SOF Data，选择相应的SOF
2021-05-11 18:37:46
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转载 Quartus prime工程中各种文件的后缀及意义
转载：https://blog.csdn.net/wu_yi_xiang/article/details/57553132
2021-05-10 23:55:29
175
原创 usb_blaster的安装
在使用usb_blaster进行FPGA烧录之前需要先进行usb_blaster驱动的安装，但是这个驱动比较特殊，都是dll文件和sys文件，不像常规驱动是exe，百度了驱动的安装方法，如下：首先高版本的Quartus ii和Quartus Prime都在软件安装之后的目录下面有usb_blaster驱动文件的，不需要额外去找驱动程序。虽然有的开发板会额外给usb_blaster的驱动。安装USB-Blaster驱动首先我们需要一个USB-Blaster，一般某宝的商家买板子时会配一个，没有的话小伙伴
2021-05-10 23:41:05
269
原创 如何编写带测试向量文件的Testbench
文章目录测试向量文件的好处实例测试向量文件的好处高效的编写测试程序对复杂模块的测试十分重要。相对于测试信号有多种可能性的模块，编写带测试向量文件的测试程序能极大提高模块测试的效率。测试向量文件的好处在于在输入测试信号较多时，显然以测试向量的方式进行仿真效率更高些。测试向量中可以加入预期结果，和实际结果打印出来，方便对比观察，非常直观。测试向量往往具有规律性，可采用编程的方式(Matlabe C等)来获得。实例下面以一个阶乘的例子来说明测试向量的好处。下面这个是阶乘的文件，文件名为fact
2021-05-09 21:16:54
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原创 Verilog实现序列检测器
文章目录1 问题2 FSM分析3 状态机实现3.1 状态机实现3.2 测试激励3.3 仿真3.4 三段式FSM1 问题利用Verilog实现输入的序列检测，输入是1bit的数据，检测序列为10010，若检测到则输出1，否则输出0。允许序列重复（比如10010010，前面5个数字和后面5个数字都被检测到了，则输出为00001001，说明有两次检测到10010）。2 FSM分析网上看到有人画了如下的状态转移图：上图中的S6,S7状态实际上分析一下是多余的，S7状态可以等效为S1，S6可以等效为idl
2021-05-08 18:03:03
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原创 如何用matlab进行文件的读写操作（Excel,Word,PDF,TXT）
如何用matlab进行文件的读写操作（Excel,Word,PDF）1 Excel读写1.1 Excel读操作1.1.1 读取Excel内容1.1.2 读取表格中指定Sheet的内容1.1.3 读取表格中指定Sheet的指定范围内容1.1.4 表格读取内容的几种形式1.2 Excel写操作2 Word读写2.1 Word读操作2.2 word写操作3 PDF读写3.1 PDF读操作3.2 PDF写操作Matlab功能强大，如何用matlab进行文件的读写操作，乃至批量文件的读写和操作，比如批量读取exce
2021-05-06 23:12:29
425
1
转载 Verilog 除法器设计（包含单步设计和流水线设计）
Verilog 除法器设计（包含单步设计和流水线设计）1 除法器原理（定点）2 除法器设计2.1 单步运算设计2.2 流水级例化1 除法器原理（定点）和十进制除法类似，计算 27 除以 5 的过程如下所示：除法运算过程如下：(1) 取被除数的高几位数据，位宽和除数相同（实例中是 3bit 数据）。(2) 将被除数高位数据与除数作比较，如果前者不小于后者，则可得到对应位的商为 1，两者做差得到第一步的余数；否则得到对应的商为 0，将前者直接作为余数。(3) 将上一步中的余数与被除数剩余最高位 1
2021-04-25 16:24:05
362
转载 Verilog--除法器的简单实现
Verilog--除法器的简单实现除法器在FPGA里怎么实现呢？当然不是让用“/”和“%”实现。在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的除法，很大程度上限制了它的使用领域。并且多数综合工具对于除运算指令不能综合出令人满意的结果，有些甚至不能给予综合。即使可以综合，也需要比较多的资源。对于这种情况，一般使用相应的算法来实现除法，分为两类，基于减法操作和基于乘法操作的算法。基于减法的除法器的算法：对于32的无符号除法，被除数a除以除
2021-04-25 00:33:09
325
原创 FPGA分频器设计总结
FPGA再进行电路设计时，往往需要不同频率的时钟，一般的做法是使用PLL或者DCM实现，这当然可以保证PLL之后的时钟时序变得很好，而且可以产生时钟复位的lock信号。但有时在时钟性能要求不高时，我们也可以自己设计简单的分频电路，这样消耗的资源也会比较少，并能实现所需要的时钟。分频器设计可以分为两种：偶分频和奇分频。...
2021-04-20 23:20:26
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原创 FPGA之异步FIFO篇
FPGA之异步FIFO篇1 异步FIFO的用途1.1 解决读写时钟不一致的数据传输1.2 解决数据宽度不一致的接口问题2 异步FIFO的关键原理3 异步FIFO代码1 异步FIFO的用途异步FIFO的用途可以总结为两块：1.1 解决读写时钟不一致的数据传输异步FIFO读写分别采用相互异步的不同时钟。在现代集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟，多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO是这个问题的一种简便、快捷的解决方案，使用异步FIFO可
2021-04-16 12:49:12
187
原创 Verilog信号边沿检测方法总结
Verilog信号边沿检测方法总结1 单比特信号——打拍取反，再逻辑与2 多比特信号——移位寄存器信号边缘检测应用十分广泛，例如：通信协议的时序操作，按键的检测等，都应用到按键的检测。按键的检测分为上升沿和下降沿两种，基本的检测思想是一致的。1 单比特信号——打拍取反，再逻辑与方法：对于单比特数据，检测上升沿和下降沿一般通过打拍取反，再进行逻辑与操作。例子如下：input_risedge = (~in_r1) & in; //检测输入信号 in 的上升沿input_falledge
2021-04-15 18:34:57
448
原创 Python-错误和异常处理
Python-错误和异常处理1 语法错误2 异常2.1 异常介绍及异常类型2.2 异常处理2.2.1 场景1：判断用户输入的正确性2.2.2 场景2：捕获异常输入并处理2.3 异常触发2.4 异常链2.5 用户自定义异常2.6 定义清理操作2.7 预定义的清理操作Python中错误和异常是经常debug面对的主要内容，本文主要对这两方面进行梳理。错误：我理解的是指代码本身存在错误，指在程序运行之前由于语法错误导致程序无法运行。异常：是指程序能正常运行，但由于输入，或者输出打印时参数类型或者格式存在错
2021-04-02 10:46:45
85
原创 Verilog-LFSR线性反馈移位寄存器
Verilog-LFSR线性反馈移位寄存器1 LFSR 是什么2 几道题目2.1 题目1：5-bit LFSR2.2 题目2：3-bit LFSR2.3 题目3：32-bit LFSR1 LFSR 是什么在HDLBits网站做到了几道关于LFSR，Liner Feedback Shift Register线性反馈移位寄存器的题目，总结如下。所谓LFSR，就是指移位寄存器的某些位在移位之前进行了异或操作。普通的移位寄存器中下一级别D触发器的输入是上一级别D触发器的输出，而LFSR下一级别D触发器的输入不
2021-03-26 19:40:53
478
原创 verilog利用选择器和D触发器搭建移位寄存器
题目：Consider the n-bit shift register circuit shown below:Write a top-level Verilog module (named top_module) for the shift register, assuming that n = 4. Instantiate four copies of your MUXDFF subcircuit in your top-level module. Assume that you are goi
2021-03-25 18:27:55
335
原创 Verilog写一个时钟
题目：Create a set of counters suitable for use as a 12-hour clock (with am/pm indicator). Your counters are clocked by a fast-running clk, with a pulse on ena whenever your clock should increment (i.e., once per second).reset resets the clock to 12:00 AM.
2021-03-25 11:35:25
483
原创 Verilog计数器0~9999
题目：Build a 4-digit BCD (binary-coded decimal) counter. Each decimal digit is encoded using 4 bits: q[3:0] is the ones digit, q[7:4] is the tens digit, etc. For digits [3:1], also output an enable signal indicating when each of the upper three digits shou
2021-03-25 10:00:10
392
原创 Verilog计数器搭建时钟
HDLBits官网有一道题目：From a 1000 Hz clock, derive a 1 Hz signal, called OneHertz, that could be used to drive an Enable signal for a set of hour/minute/second counters to create a digital wall clock. Since we want the clock to count once per second, the OneHer
2021-03-23 18:13:10
148
转载 Python-logoru日志记录模块
Python-logoru日志记录模块1 loguru安装2 使用示例2.1 打印log2.2 写日志文件2.3 停止写日志文件2.4 滚动记录日志文件2.5 日志文件压缩Python编的脚本或者软件在使用时有时候需要对运行过程中出现的问题进行记录。因为有些问题是难以复现的，但是这些问题可以通过log文件记录下来，便于后期排故和维护。另外，当我需要看大量的地方或者在一个文件中查看的时候，这时候print就不大方便了，所以Python引入了日志记录模块来记录我想要的信息。Python自带的有logging
2021-03-17 22:51:53
222
原创 Verilog实现双边沿触发器的方法及分析
在做HDLBits发现有一道双边沿触发器的题目，如下：You’re familiar with flip-flops that are triggered on the positive edge of the clock, or negative edge of the clock. A dual-edge triggered flip-flop is triggered on both edges of the clock. However, FPGAs don’t have dual-edge t
2021-03-16 16:48:36
1106
原创 verilog中多比特数据变化的边缘检测方法总结
verilog中多比特数据变化的边缘检测方法总结1 两道练习题2 原理3 两道题目的参考答案1 两道练习题在做HDLBits遇到了两道题目涉及多比特数据某些位发生变化对应的边缘检测，如下：单边检测For each bit in an 8-bit vector, detect when the input signal changes from 0 in one clock cycle to 1 the next (similar to positive edge detection). The o
2021-03-16 15:50:02
326
原创 Verilog中generate用法总结
Verilog中generate用法总结1、generate-for2、generate-if3、generate-case生成语句可以动态的生成verilog代码，当对矢量中的多个位进行 重复操作 时，或者当进行多个模块的实例引用的重复操作时，或者根据参数的定义来确定程序中是否应该包含某段Verilog代码的时候，使用生成语句能大大简化程序的编写过程。生成语句生成的实例范围，关键字generate-endgenerate用来指定该范围。生成实例可以是以下的一个或多个类型：（1）模块；（2）用户定义
2021-03-15 14:51:14
1210
原创 Verilog动态截取固定长度
Verilog在数据剪裁拼接处理方面很快捷，截取用[]，拼接用{}。但是有时候可以碰到动态截取固定长度的应用场景。例如，HDLBits官网有一道题目Mux256to1v：Create a 4-bit wide, 256-to-1 multiplexer. The 256 4-bit inputs are all packed into a single 1024-bit input vector. sel=0 should select bits in[3:0], sel=1 selects bits
2021-03-15 10:37:45
538
EasyX2018春分版软件
2018-04-09
仅5M小巧好用的PDG文件阅读器
2017-09-25
传递函数响应.zip
2020-02-13
plot_function.zip
2020-02-13
吉大秦少游的留言板
发表于 2020-01-02 最后回复 2020-02-16
程序有个很难理解的bug,求助！请教各位大神，注释的那句//printf("%d",array[i]);为什么一定要加，不加程序就会停止运行，不应该啊。加
发表于 2018-06-24 最后回复 2018-07-07
simulink中如何把仿真中实时计算的像素点及对应坐标显示出来，最后应显示一张照片？
2020-08-11
C++字符串处理：为何不能去掉s3=s1；这一句代码
2018-11-29
1020 月饼 ，测试案例有三个不能通过，提示错误，求帮助！
2018-11-22
1013 数素数 测试点4通过不了，请教有何问题
2018-11-21
PAT乙级1079测试点2/3/4提示答案错误，有哪些情况未考虑到？
2018-11-18
1072 开学寄语,AC时三个测试都通不过，提示格式错误，答案错误，求助
2018-11-14
1066 图像过滤,AC时为什么提示超时？
2018-11-12
PAT乙级1059 C语言竞赛 测试点2通过不了，求助呀
2018-11-11
PAT1045运行超时我知道原因，还提示格式错误是哪里有问题
2018-11-04
1034 有理数四则运算 测试点2通过不了，求助
2018-10-31
1070 结绳 代码疑惑,代码意思是一样的呀
2018-10-28
1028 人口普查最后一个测试点通过不了
2018-10-28
1025 反转链表 ，提交没有AC，单独测试倒是可以
2018-10-26
PAT1019 数字黑洞 提交时Time Limit Exceeded
2018-10-23
PAT1005 继续(3n+1)猜想,提示Segmentation Fault
2018-10-25
PAT1024提交时出现问题，提示Segmentation Fault。请帮忙解决
2018-10-24
PAT1020月饼，为什么市场需求need每次还都是20 呢？
2018-10-23
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