开发环境:Quartus II 9.1
1. 创建Quartus工程
File->New Project Wizard,选择DE2-70的芯片,设置工程名为Counter10,顶层实体名也为Counter10
2. Verilog设计
输入以下代码,并保存为Counter10.v(如果顶层模块的名字和工程设定的顶层实体的名称不一致,那么需要在工程导航Project Navigator中设置该模块为成顶层实体的入口)
module Counter10(
iclk,
rst_n,
q,
overflow
);
input iclk;
input rst_n;
output [3:0] q;
reg [3:0] q;
output overflow;
always @(posedge iclk or negedge rst_n)
begin
if (~rst_n) q <= 4'h0; // Counter reset
else
begin
if (q == 4'h9) q <= 4'h0;
else q <= q + 4'h1;
end
end