(一) verilog uart 串口接受数据分析 黑金 FPGA xc6slx9

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
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// Create Date:    16:20:26 06/18/2019 
// Design Name: 
// Module Name:    uart_rx 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
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// Dependencies: 
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// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
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module uart_rx
#(
    parameter CLK_FRE=50,
    parameter BAUD_RATE=115200
)
(
    input clk,
    input rst_n,
    output reg[7:0] rx_data,
    output reg rx_data_valid,
    input rx_data_ready,
    input rx_pin
    );
     
localparam CYCLE = CLK_FRE*1000000/BAUD_RATE;  //一个数据byte位的时钟周期

localparam S_IDLE       =1;//串口接受数据的5种状态   就绪
localparam S_START      =2;//起始
localparam S_REC_BYTE   =3;//数据
localparam S_STOP       &