（二）verilog uart tx 串口发送一个字节数据

最新推荐文章于 2024-09-12 20:49:16 发布

redsleep

最新推荐文章于 2024-09-12 20:49:16 发布

阅读量1.6k

点赞数

分类专栏： Xilinx FPAG 文章标签： verilog uart tx 串口 FPGA

本文链接：https://blog.csdn.net/redsleep/article/details/92814659

版权

该Verilog代码实现了UART串口发送模块，根据给定的时钟频率和波特率，逐位发送一个8位数据。模块包含状态机，用于控制开始位、数据位、停止位的发送，并且在发送完成后准备好接收新的数据。

摘要由CSDN通过智能技术生成

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 18:57:31 06/18/2019
// Design Name:
// Module Name: uart_tx
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module uart_tx
#(
   parameter CLK_FRE = 50,
   parameter BAUD_RATE = 115200
)
(
   input clk,
   input rst_n,
   input[7:0] tx_data,
   input tx_data_valid,
   output reg tx_data_ready,
   output tx_pin
);

localparam CYCLE = CLK_FRE*1000000/BAUD_RATE;
localparam S_IDLE =1;
localparam S_START =2;
localparam S_SEND_BYTE =3;
localparam S_STOP =4;