（二）verilog uart tx 串口发送一个字节数据

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date:    18:57:31 06/18/2019 
// Design Name: 
// Module Name:    uart_tx 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//
module uart_tx
#(
    parameter CLK_FRE = 50,
    parameter BAUD_RATE = 115200
)
(
    input clk,
    input rst_n,
    input[7:0] tx_data,
    input tx_data_valid,
    output reg tx_data_ready,
    output tx_pin
    );
     
localparam CYCLE = CLK_FRE*1000000/BAUD_RATE;
localparam S_IDLE         =1;
localparam S_START        =2;
localparam S_SEND_BYTE    =3;
localparam S_STOP         =4;

reg[2:0]  state;