2017年09月_RhythmWANG

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原创知识付费的时代，你更需要的是思想

知识太多，用户不可能全部看完，唯有思想可以让用户自己感到分外踏实。

2017-09-12 16:13:43 596

原创 Verilog中reg和wire数据类型的确定

Verilog语言中最常用的数据类型不外乎是wire、reg和parameter了。经常有同学不能够确定自己添加的数据该用reg型，还是wire型，本文帮大家梳理清晰。“输入端口：从内部来讲，输入端口必须为wire型，从模块外部来看，输入端口可以连接到wire型或者是reg型的变量；”“输出端口：从内部来讲，输出端口可以是wire型，或reg型，从外部来看，输出端口必须接到wire型的变量。”

2017-09-12 11:25:57 1755

解决Cadence16.6 用FPM生成封装无法修改保存的问题

解决Cadence16.6 用FPM生成封装无法修改保存的问题，依照教程可以完全解决问题。sda补丁可以下载我的另一份资源。

2018-01-16

针对FPM的sda补丁

FPM生成的封装在cadence Allegro16.6中编辑修改后无法保存，复制该文件到目录即可解决，具体使用方法可以下载我的另一个教程资源。

2018-01-16

空空如也

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