高速接口
richardhuang1123
这个作者很懒,什么都没留下…
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电平接口之HSTL
什么是 HSTL HSTL(High Speed Transceiver Logic)是由JEDEC(Joint Electron Device Engineering Council,属于电子工业协会EIA)在1995年正式制定的一种电路逻辑标准。 HSTL是一种技术独立的数字集成电路接口标准,为了实现电压扩展和技术独立I/O结构而开发的。此标准所要求的I/转载 2011-12-19 10:29:14 · 5197 阅读 · 0 评论 -
PCIe设备,功能,总线
设备应该是一个物理实体上的概念。一个设备可以多个功能,比如显卡功能,网卡功能等。总线是为了识别PCIe的拓扑结构原创 2012-05-18 16:15:54 · 853 阅读 · 0 评论 -
PCIe配置访问请求
设备服务请求发到PCIe的过程就是软件通过TLP报文访问PCIe配置存储空间的过程。上层设备发起的事务类型分为四种:存储;IO;配置;消息。相应不同的事务类型,在TLP head中的TYPE字段。同样,相应不同的事务类型,有相应的四种访问空间:存储;IO;配置;消息。配置功能通过访问PCIe的功能配置空间实现。每种PICe功能都有自己的配置空间,分为PCI兼容空间和PCIe原创 2012-05-18 11:46:04 · 572 阅读 · 0 评论 -
VDDQ VDD VCC VSS etc
vddc: GPU or CORE VoltageVDDQ-------The supply voltage to the output buffers of a memory chipVcc- Positive supply voltage of a Bipolar Junction TransistoVdd- Positive supply voltage of A Fie转载 2012-04-25 15:58:06 · 1753 阅读 · 0 评论 -
至强E5的原生态PCIe可达40lane
至强E5的原生态PCIe可达40lane点击打开链接转载 2012-03-24 12:48:48 · 1707 阅读 · 0 评论 -
常用电平标准之LVCMOS
mDDR的IO用的是lvcmos电平标准,不同于标砖的DDR的SSTL电平。LVCMOS特点:电压容限高。需要较高的电压摆幅。原创 2012-02-20 12:17:14 · 2531 阅读 · 0 评论 -
PCIE介绍--源起
PCIE从ISA,PCI,AGP走来,目的是取代前面三种外围设备总线。该总线是由INTERL提出的,算是三代IO,所以也称3GIO。之前PCI的带宽最大支持到66MHZ@66bit。显然不能支持诸如10G以太网,FC等高速,高带宽接口。因此PCIe应运而生,实际上也叫串行PCI,不知怎么成为PCIe了。PCIe最高可达32lane。目前pcie3.0 8Gbps已经发布。原创 2012-02-28 12:20:34 · 376 阅读 · 0 评论 -
infiniband
针对服务器互连的网络标准。不同于Ethernet,是一种低层次的网络。转载 2012-02-25 17:57:11 · 385 阅读 · 0 评论 -
rapid IO
应用场景:实现芯片互连,机箱互连,高速背板速度:目前可达40GT/S距离:延迟:安全:可扩展:组织:Freescale和Mercury发起,初衷作为处理器前端总线,用于处理器互连。对比ethernet: rapidio QOS高,ethernet 的QOS需要高层软件参与(延时高)物理层:成熟的XAUI方式:全双工原创 2012-02-25 17:55:19 · 634 阅读 · 0 评论 -
PCIE-rapidio-ethernet分析
高速串行总线发展技术分析分析比较到位,对高速串行总线技术有一定了解,但高速总线技术还有SAS/SATA等。对具有拓扑结构的多个接口之间的技术分析不够。转载 2012-02-16 15:29:44 · 1670 阅读 · 0 评论 -
浅议ACCESS变量
首先看看ACCESS变量都是在收到IDLE的情况下,非repeat & ARBf_send=0是才为1.因为ARBf_send=0表示是不会发送?在mor的情况是这样的,可能从正常的已经获取仲裁权正常收发数据回到MOR状态,但是由于回到MOR已经放弃了LOOP控制权,ARB_WON此时为0,尽管可以继续保持CFW=ARB(F0),但是很快就会被的port的ARB(X)更新。因此在M原创 2012-07-01 19:35:24 · 786 阅读 · 0 评论