verilog编译问题：SystemVerilog construct not yet implemented: nested module

1. SystemVerilog construct not yet implemented:  nested module.

  开始怀疑模块代码有问题，后来无论怎么改都不正确。最后把文件顺序调换后，又删掉lib，发觉问题不在了。

再调换编译顺序，还是没有问题。怀疑是lib中有残留的错误数据，导致编译混乱。因为用的是增量编译，有这个

可能。