OpenRisc-42-or1200的ALU模块分析

引言

computer（计算机），顾名思义，就是用来compute（计算）的。计算机体系结构在上世纪五六十年代的时候，主要就是研究如何设计运算部件，就是想办法用最少的元器件（那时元器件很贵），最快的速度，完成加减乘除。。。。。。等等这些运算。后来发现运算已经足够快了，快到已经无法提供足够的运算指令和运算的操作数了，人们才开始研究如何给运算部件提供足够的指令和数据，这就产生了cache啊，分支预测啊，流水线啊，等等技术。

本小节，我们就分析一下or1200的运算部件。

1，基础

在上世纪50年代中期以前，计算机（computer），就相当于计算器（calculator）。后来由冯诺依曼在1945年6月30号，对EDVAC计算机分析总结时，提出了采用二进制运算和在计算机中加入存储部件。后来人们把这种结构的计算机就叫冯诺依曼体系结构，运算方式也由原来的十进制改成二进制。由于冯诺依曼是普林斯顿大学的第一批终身教授，人们把冯诺依曼体系结构也叫普林斯顿体系结构。而那份分析报告，就是著名的101报告。关于101报告，其名称是First Draft of a Report on the EDVAC，内容我已上传，请参考：

http://download.csdn.net/detail/rill_zhen/5850885

从EDVAC计算机开始，运算采用二进制，于是就引入了不同的数据表示形式：原码，反码，补码。

原码：

数值前面增加了一位符号位（即最高位为符号位）：正数该位为0，负数该位为1（0有两种表示：+0和-0），其余位表示数值的大小。

反码：

正数的反码与其原码相同；负数的反码是对其原码逐位取反，但符号位除外。

补码：

正数的补码,与原码相同。负数的补码,负数的补码等于其绝对值的原码各位取反，然后整个数加1的数值。

2，加法器

1>整体介绍

学过数字电路设计的人可能都知道，加法器是CPU一切运算的基础。

加法器的基本单元是：半加器（half adder），全加器（full adder）。

有这些基本单元可组成很多种不同形式的加法器：行波进位加法器，先行进位加法器，跳跃进位加法器，选择进位加法器，递增进位加法器等。其中先行进位加法器使用最广泛。

关于加法器的概念，真值表，卡诺图，逻辑表达式，表达式的化简，逻辑图，大部分介绍数字电路设计的书里都会有介绍，这里不再赘述，下面我们直接说明这些加法器的RTL描述。

如果您数电基础不是很好，请参考我之前写的一篇文章：http://blog.csdn.net/rill_zhen/article/details/7826689

2>半加器

两个1位二进制数相加，就叫半加。可以进行半加运算的器件，就是半加器。

道理简单，也容易理解，那么我们如何用verilog HDL描述一个半加器呢？如下所示：是一个1-bit的半加器

module ha(sum,c_out,x,y);  //half adder
   input x,y;
   output sum,c_out;
   assign {c_out,sum}=x+y;
endmodule // ha

3>全加器

上面说了半加，两个加数都是1-bit，实际情况下，两个加数肯定不止1-bit。两个同位的加数(加数a,加数b)和来自低位的进位(进位c)，这三部分相加的运算就叫全加，实现全加运算的电路。就是全加器。

道理也比较简单，那么我们如何用verilog HDL描述一个全加器呢？如下所示：，是一个1-bit的全加器

module fa(sum,c_out,c_in,x,y);  //full adder
   input x,y,c_in;
   output sum,c_out;
   assign {c_out,sum}=x+y+c_in;
endmodule

有了半加器和全加器，我们就可以组成各种各样的加法器了。

4>减法器

一般CPU中没有专门的减法器，这是因为用补码表示的数的减法可以转换成加法，如下所示：

[A]补 - [B]补 = [A - B]补 = [A]补 + [ - B]补

所以要想进行减法运算，只要将被减数按位取反，在做加法运算即可。

3，乘法器

1>整体介绍

最老的计算机中的CPU内部是没有乘法器的，如果想要进行乘法运算，先由软件把乘法运算变换成加法运算，然后再交给CPU进行处理，来完成乘法运算。可想而知，那时的CPU的性能是如此之低，后来随着对运算速度的要求，需要硬件实现乘法器。

如何实现乘法器呢？我们最容易想到的就是把乘法变成多次加法运算，最终实现乘法。

比如，我们想计算123x456，怎么算呢？

很简单，我们把123加456次就可以了。电路简单可靠。没错，是简单可靠，但是不同的数相乘需要的时间也不同，如果我们要计算0xffff_ffff * 0xffff_ffff，每次加法需要1个cycle的话，那就得需要0xffff_ffff个cycle啊。显然不可行，怎么办呢？现在的乘法器，只需要一个cycle就能计算完毕，到底是怎么实现的呢？冰冻三尺非一日之寒，不是突然就做到的，有一个很长的过程。但是在这个过程中有两个里程碑式的进展不得不提，第一，booth算法，第二，wallace tree。

2>booth算法

booth算法是booth两口子在1950年提出来的，最开始是1-bit的booth算法，后来这对夫妻又通力合作，把2-bitbooth算法也弄出来了，现在测CPU中大量使用2-bit的booth算法。

booth算法的核心作用就是将两个多位数的乘积，变成多个部分乘积的相加，关于booth细节，我把这两口子当年写的文章也上传了，如果有兴趣，可参考：

http://download.csdn.net/detail/rill_zhen/5851245

关于booth算法的细节，可参考相关的文献，这里不再赘述。但是booth算法的verilogHDL的实现，则必须要说，如下所示，下面是4位数相乘的booth算法的实现：

module booth_encoder(mr,md,x,z); 
   input[3:0] mr,md;
   output [3:0] x,z;
   //reg [3:0] 	mr,md;
   reg [3:0] 	x,z;
   reg [1:0] 	i;
   always@(mr or md)
     begin
		
	x[0]=md[0];
	z[0]=md[0];
	x[1]=md[1]&~md[0];
	z[1]=md[1]^md[0];
	x[2]=md[2]&~md[1];
	z[2]=md[2]^md[1];
	x[3]=md[3]&~md[2];
	z[3]=md[3]^md[2];
     end
endmodule // booth_encoder

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