Makefile的使用

Makefile

关于GCC的基本语法可以查看http://blog.csdn.net/runnyu/article/details/50317723

如果要编译的文件数目较少，直接使用gcc进行编译时可以接受的。但是一个工程中的源文件不计其数，其按类型、功能、模块分别放在若干个目录中，这时候使用make命令就必不可少了。

Makefile基本语法

make是一个命令工具，它解释Makefile文件中的指令，下面是Makefile文件的基本语法

target ... : prerequisites ... 
             command 
             ... 
             ... 

target是一个目标文件，可以是Object File，也可以是执行文件。

prerequisites是要生成那个target所需要的文件或是目标。

command是make需要执行的命令。（任意的Shell命令）

我们可以这样编写Makefile文件（command之前一定要以一个Tab键作为开头）

用来实现与http://blog.csdn.net/runnyu/article/details/50317723例子中使用gcc编译相同的功能。

test:add.o test.o
　　gcc add.o test.o -o test
　　@echo "------success------"
test.o:test.c add.h
　　gcc -c test.c
add.o:add.c
　　gcc -c add.c
clean:
　　rm test.o add.o

然后调用make命令就可以成功编译。如果一行的东西太多，我们可以使用\进行换行。

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Makefile中的变量

我们可以在Makefile文件中声明跟使用变量，例如我们可以这样修改上面的Makefile文件

objs=add.o test.o

test:$(objs)
　　gcc $(objs) -o test
　　@echo "------success------"
test.o:test.c add.h
　　gcc -c test.c
add.o:add.c
　　gcc -c add.c
clean:
　　rm $(objs)

第一行我们声明了objs变量，下面使用$(objs)来使用该变量（实际上只是简单的替换）。可以在Makefile中多处使用该变量来简化代码，而且如果有新的.o文件加入，只需要修改变量而不必每个都修改。

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Makefile的自动推导

make命令可以自动推导文件以及文件依赖关系后面的命令，于是我们就没必要去在每一个[.o]文件后都写上类似的命令，因为，我们的make会自动识别，并自己推导命令。

只要make看到一个[.o]文件，它就会自动的把[.c]文件加在依赖关系中，因此我们只需要这样编写Makefile

objs=add.o test.o

test:$(objs)
　　gcc $(objs) -o test
　　@echo "------success------"
test.o:add.h
　　gcc -c test.c
add.o:
　　gcc -c add.c
clean:
　　rm $(objs)