2021-05-07

一、实验名称

1.Verilog modelsim仿真

二、实验步骤

1、在quartus ii中新建文件夹保存代码在Modesim进行联合仿真

三、实验代码

module  add4(S,COUT,CIN,X,Y);
output  COUT;
output  [3:0] S;
input  CIN;
input  [3:0]X,Y;

reg [3:0] S;
reg COUT;

always @(X ,Y, CIN)
{COUT,S}=X+Y+CIN;

endmodule

module tb_41;
wire  COUT;
wire  [3:0] S;
reg  CIN;
reg  [3:0]X,Y;

initial
begin
  X=4'b0000;Y=4'b0000;CIN=1;
  #10 X=4'b0000;Y=4'b1110;CIN=1;
  #10 X=4'b0101;Y=4'b1010;CIN=1;
  #10 X=4'b0000;Y=4'b0000;CIN=0;
  #10 X=4'b0000;Y=4'b1110;CIN=0;
  #10 X=4'b0101;Y=4'b1010;CIN=0;
  #10 $stop;
end

add4 my_add4(S,COUT,CIN,X,Y);

endmodule