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RSS订阅原创 2021-06-30
一、实验名称 1.一个采用条件运算符的2选1多路选择器 2.一个采用条件运算符的2选1多路选择器的另一种描述 3、采用条件运算符描述4选1多路选择器 4、采用if-else语句描述2选1多路选择器代码 二、实验步骤 记事本上打上本实验的代码，再在Modelsim中创建工程，向工程添加问文件，编译设计文件，运行仿真，调试结果 三、仿真结果 四、实验代码 1.实验一代码如下 module mux2to1(w0,w1,s,f); input w0,w1,s;.
2021-06-30 17:25:08
305
原创 2021-06-29
一、实验名称 （1）16选1多路选择器层次化代码 （2）1位全加器单位延时的仿真结果 （3）简单组合逻辑电路设计 二、实验步骤 将代码打入记事本，在Modelsim中创建工程，向工程添加文件，编译设计文件，运行仿真，调试结果 三、仿真结果 （1）实验1 (2)实验2 (3)实验3 四、实验代码 （1）实验1 modulemux16to1(W,S,f); input[0:15]W; input[3:0]S; outpu...
2021-06-29 12:39:45
115
原创 2021-06-27
一、实验名称 简单逻辑电路设计 二、实验目的 （1）掌握门级建模语句 （2）掌握数据流级建模语法 （3)熟悉实例化语句 （4）理解端口连接规则 三、实验步骤 在Modelsim中创建工程，向工程添加文件，编译设计文件，运行仿真，调试结果 三、实验代码 moduletbs1; regS1,S2n,S3n; reg[2:0]A; wire[7:0]Yn1,Yn2,Yn3; initial begin A=3'b000;{S1,S2n,S3n}=3'b101; ...
2021-06-27 11:17:03
79
原创 2021-06-25
一、实验名称 1位全加器单位延时的仿真结果 二、实验步骤 在记事本上打上本实验的代码，再在Modelsim中创建工程，向工程添加问文件，编译设计文件，运行仿真，调试结果 三、实验代码 module Add_full_unit_delay (output c_out,sum,input a,b,c_in); wire w1,w2,w3; Add_half_unit_delay M1(w2,w1,a,b); Add_half_unit_delay ...
2021-06-25 21:12:02
80
原创 2021-06-25
一、实验名称 1、16选1多路选择器层次化代码 二、实验步骤 将代码打入记事本，在Modelsim中创建工程，向工程添加文件，编译设计文件，运行仿真，调试结果 三、实验代码 modulemux16to1(W,S,f); input[0:15]W; input[3:0]S; outputf; wire[0:3]M; mux4to1Mux1(W[0:3],S[1:0],M[0]); m...
2021-06-25 21:03:13
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原创 2021-06-04
一、实验名称 Verilog HDL测试模块 二、实验步骤 在Modelsim中创建工程，向工程添加文件，编译设计文件，运行仿真，调试结果 三、实验代码
2021-06-04 13:32:20
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原创 2021-05-28
一、实验名称 Modelsim工程仿真流程 二、实验步骤 利用Modlsim建立工程，在工程里添加文件，在编译设计文件，然后运行仿真，最后调试结果
2021-05-28 14:50:02
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原创 2021-05-28
一、实验名称 1.主从D触发器的门级建模 二、实验步骤 1.利用Modelsim建立库，然后创建文件夹输入代码，最近进行fangzhwn
2021-05-28 14:12:20
53
原创 2021-05-22
一、实验名称 1.采用条件运算符的多路选择器 2.采用if-else语句描述的多路选择器代码 二、实验步骤 1.在quartus ii中新建文件夹保存代码在Modesim中进行联合仿真 2.实验截图效果如下 标题 标题 标题 标题 三、实验代码 1.实验一代码如下 modulemux2to1(w0,w1,s,f); inputw0,w1,s; outputf; assignf=s?w1：w0； endmodule 2.实验二代码如下 ...
2021-05-22 13:38:18
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原创 2021-05-07
一、实验名称 1.Verilog modelsim仿真 二、实验步骤 1、在quartus ii中新建文件夹保存代码在Modesim进行联合仿真 三、实验代码 moduleadd4(S,COUT,CIN,X,Y); outputCOUT; output[3:0]S; inputCIN; input[3:0]X,Y; reg[3:0]S; regCOUT; always@(X,Y,CIN) {COUT,S}=X+Y+CIN; endmodule modulet...
2021-05-07 22:14:03
72
空空如也
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