2021-06-25

一、实验名称

1位全加器单位延时的仿真结果

二、实验步骤

在记事本上打上本实验的代码，再在Modelsim中创建工程，向工程添加问文件，编译设计文件，运行仿真，调试结果

三、实验代码

module  Add_full_unit_delay (output c_out,sum,input a,b,c_in);
wire               w1,w2,w3;
Add_half_unit_delay       M1(w2,w1,a,b);
Add_half_unit_delay       M2(w3,sum,w1,c_in);
or                                     #1 M3(c_out,w2,w3);
endmodule
module  Add_half_unit_delay     (output c_out,sum,input a,b);
          xor               #1 M1(sum,a,b);
          and              #1 M2(c_out,a,b);
endmodule

四、实验截图

五、实验视频

https://b23.tv/XnFDGH