2021-05-28

最新推荐文章于 2022-02-24 13:31:38 发布

s995995

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本文链接：https://blog.csdn.net/s995995/article/details/117361177

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该实验详细介绍了如何使用Modelsim进行Verilog代码编写，以实现主从D触发器的门级建模。实验代码中包含了D触发器的逻辑门电路实现，包括NOT门和NAND门的组合，以及通过时序逻辑进行仿真验证的过程。在仿真部分，使用了一个简单的时钟信号和数据输入来测试触发器的功能。

摘要由CSDN通过智能技术生成

一、实验名称

1.主从D触发器的门级建模

二、实验步骤

1.利用Modelsim建立库，然后创建文件夹输入代码，最近进行仿真

三、实验代码

module MSDFF(Q , Qbar, D, C) ;output Q r Qbar ;

input DC ;

not

not1 ( NotD ,D) ,

not2 ( NotC,C) ,

not3(NotY,Y);

nand

nand1(D1,D,c),nand2

(D2,C,NotD) ,

nand3

(Y, D1, Ybar) r

nand4

( Ybar,Y, D2) r

nand5

(Y1,Y, NotC) ,

nand6

(Y2,NotY,NotC)

nand7

(Q, Qbar, Y1) ,

nand8(Qbar,Y2,Q);

endmodule

module thb 23;reg d;

regclk;

wi req, qbar;

initial clk=0;

always #5 clk=~clk;

initial

begin

d=O;

#7

d=1;

#4

d=O;#9d=1;#11 d=0;#20$stop;end

MSDFF

ms_ dff(q, qbar,d,clk) ;

endmodule
四、实验截图