五.为CPU0体系结构创建LLVM后端（4）

1.DAG(Directed Acyclic Graph)

许多重要的局部优化技术都是从将基本块转换为DAG[15]开始的。例如，基本的代码块，对应的DAG如图9所示。

                           

如果b不在块退出时活动，那么我们可以执行“common expression remove”，如下表所示。

删除b后，从底部到顶部遍历DAGs(按深度优先顺序搜索遍历二叉树)，得到上表第一列。

可以想象，“公共表达式删除”可以应用于IR或机器码中。

DAG类似于一个树，其中操作码是节点，操作数(寄存器和const/immediate/offset)是叶子。它也可以用list表示为树中的前缀顺序。例如，(+ b, c)， (+ b, 1)是IR DAG表示。

除了DAG优化之外，编译器书籍[15]的8.5.5节还提到了“kill”寄存器。该优化方法也应用于llvm的实现。

 

2.Instruction Selection

后台的主要功能是在指令选择阶段将IR代码转换为机器码，如图10所示。

                                  Fig.10:对应的机器指令

        对于机器指令的选择，最好的解决方案是用DAG表示IR和机器指令。为了简化视图，在图11中跳过了寄存器叶。rj + rk是IR DAG表示法(用于符号表示法，而不是llvm SSA形式)。ADD是机器指令。

        IR DAG和机器指令DAG也可以表示为list。例如，(+ ri, rjj)和(- ri, 1)是IR DAG的列表;(ADD ri, rj)和(SUBI ri, 1)是机器指令DAG的列表。

        现在，让我们检查Cpu0InstrInfo.td中定义的ADDiu指令如下,

lbdex/chapters/Chapter2/Cpu0InstrFormats.td

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//===----------------------------------------------------------------------===//
// Format L instruction class in Cpu0 : <|opcode|ra|rb|cx|>
//===----------------------------------------------------------------------===//

class FL<bits<8> op, dag outs, dag ins, string asmstr, list<dag> pattern,
         InstrItinClass itin>: Cpu0Inst<outs, ins, asmstr, pattern, itin, FrmL>
{
  bits<4>  ra;
  bits<4>  rb;
  bits<16> imm16;

  let Opcode = op;

  let Inst{23-20} = ra;
  let Inst{19-16} = rb;
  let Inst{15-0}  = imm16;
}

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lbdex/chapters/Chapter2/Cpu0InstrInfo.td

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// Node immediate fits as 16-bit sign extended on target immediate.
// 节点立即匹配为目标立即上扩展的16位符号。
// e.g. addi, andi
def immSExt16  : PatLeaf<(imm), [{ return isInt<16>(N->getSExtValue()); }]>;

// Arithmetic and logical instructions with 2 register operands.
// 具有两个寄存器操作数的算术和逻辑指令。
class ArithLogicI<bits<8> op, string instr_asm, SDNode OpNode,
                  Operand Od, PatLeaf imm_type, RegisterClass RC> :
  FL<op, (outs GPROut:$ra), (ins RC:$rb, Od:$imm16),
     !strconcat(instr_asm, "\t$ra, $rb, $imm16"),
     [(set GPROut:$ra, (OpNode RC:$rb, imm_type:$imm16))], IIAlu> {
  let isReMaterializable = 1;
}

// IR "add" defined in include/llvm/Target/TargetSelectionDAG.td, line 315 (def add).
def ADDiu   : ArithLogicI<0x09, "addiu", add, simm16, immSExt16, CPURegs>;

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        图12显示了模式匹配在IR节点add和指令节点ADDiu中的工作方式，这两个节点都在Cpu0InstrInfo.td中定义。在这个例子中,当IR模式[(set RC:$ra, (OpNode RC:$rb, imm_type:$imm16))]被定义在ADDiu 中且第二个操作数是"signed immediate"与“%a, 5”匹配，在寄存器分配域中%a被分配为寄存器 $r1，IR节点“add %a 5”将翻译成“addiu $r1,5"。除了模式匹配之外，.td还设置了汇编字符串“addiu”和op代码0x09。有了这些信息，LLVM TableGen将自动生成汇编和二进制指令(二进制指令可以用ELF格式的obj文件发出，后面的章节将对此进行解释)。同样，机器指令DAG节点LD和ST也可以从IR DAG节点的加载和存储中进行转换。注意，图12中的$rb是虚拟寄存器名(不是机器寄存器)。

 

        在前面提到的DAG指令选择中，叶子节点必须是一个数据节点。ADDiu是L格式类型，最后一个操作数必须符合16位范围。所以,Cpu0InstrInfo.td定义了immSExt16的PatLeaf类型，让llvm系统知道PatLeaf的范围。如果imm16值超出这个范围，“isInt<16>(N->getSExtValue())”将返回false，并且该模式不会在指令选择阶段使用ADDiu。

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def FMADDS : AForm_1<59, 29,
          (ops F4RC:$FRT, F4RC:$FRA, F4RC:$FRC, F4RC:$FRB),
          "fmadds $FRT, $FRA, $FRC, $FRB",
          [(set F4RC:$FRT, (fadd (fmul F4RC:$FRA, F4RC:$FRC),
                       F4RC:$FRB))]>;

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一些cpu/fpu(浮点处理器)具有乘法加浮点指令fmadd。它可以用DAG列表(fadd (fmul ra, rc)， rb)表示。对于这个实现，我们可以将fmadd DAG模式分配给指令td，

       现在，对于下面的基本块符号IR和llvm SSA IR代码，

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d = a * c
e = d + b
...

%d = fmul %a, %c
%e = fadd %d, %b
...

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       如果td文件中FMADDS出现在fmul和fadd之前,指令选择过程将翻译这两个红外DAG节点(fmul %a, %c) (fadd %d %b)到一个机器指令DAG节点(fmadd %a, %c %b),而不是把它们转换成两个机器指令节点fmul和fadd。

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%e = fmadd %a, %c, %b
...

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如您所见，IR表示法表示形式比llvm SSA IR表单更易于阅读。所以，在这本书中有时会用到这种表示法。

对于下面的基本块代码，

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a = b + c   // in notation IR form
d = a – d
%e = fmadd %a, %c, %b // in llvm SSA IR form

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我们可以应用图7指令树模式得到如下机器码，

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load  rb, M(sp+8); // assume b allocate in sp+8, sp is stack point register
load  rc, M(sp+16);
add ra, rb, rc;
load  rd, M(sp+24);
sub rd, ra, rd;
fmadd re, ra, rc, rb;

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