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verilog
saber_jk
这个作者很懒,什么都没留下…
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[verilog]ALU的实现
博客地址转至https://xisynotz.xyz`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 16:44:32 03/29/20...原创 2018-04-12 09:19:34 · 18822 阅读 · 5 评论 -
【nexys3】【verilog】小设计——拆弹游戏
博客地址转至https://xisynotz.xyz设计说明书——拆弹游戏 一.设计背景拆弹游戏,现有一个定时炸弹,设有一个计时器,如果不能在限定时间内找出唯一的密码,会发生爆炸,若在规定时间内完成,则相当于炸弹被拆除。二.使用说明接通电路,计时器自动开始计时,显示在数码管上。利用八个开关输入二进制数(从左到右依次为高位到低位),led灯v16亮起则表示...原创 2018-04-14 09:48:10 · 3014 阅读 · 2 评论 -
【verilog】寄存器文件
博客地址转至https://xisynotz.xyz一、实验目的设计一64*32bit的寄存器文件,即64个32位的寄存器文件(寄存器组)。二、实验要求寄存器文件满足如下要求:a)具备一组读端口及一组写端口b)通过读端口可从0~31号的任意地址读取数据c)通过写端口可向0~31号的任意地址写入数据...原创 2018-07-05 10:39:43 · 9323 阅读 · 0 评论 -
【xilink nexsy3】【verilog】存储器RAM
博客地址转至https://xisynotz.xyz一、实验目的1.学习如何使用ISE的IP核2.学习使用Xilinx FPGA内的RAM资源a)例化一个简单双端口的RAM(32bitx64)b)使用coe文件对RAM进行初始化二、实验要求1.综合利用三次实验的结果,完成以下功能:a)从ram中0地址和1地址读取两个数, 分别赋给reg0...原创 2018-07-07 15:09:45 · 2422 阅读 · 2 评论 -
【verilog】单周期MIPS CPU设计
博客地址转至https://xisynotz.xyz一、实验要求设计一个单周期MIPS CPU,依据给定过的指令集,设计核心的控制信号。依据给定的数据通路和控制单元信号进行设计。二、实验内容1.数据通路设计:mips指令格式只有三种:1)R类型 从寄存器堆中取出两个操作数,计算结果写回寄存器堆2)I类型 用一个16位的立即数作为一...原创 2018-07-07 15:09:34 · 25492 阅读 · 2 评论 -
【verilog】多周期MIPS CPU设计
博客地址转至https://xisynotz.xyz一、实验要求设计并实现一个多周期MIPS CPU,并满足如下要求:1)仅允许使用一个存储器2)实现六条指令:addi、add、lw、sw、bgtz、j3)对给予的斐波那契数列例程进行测试二、实验原理1)数据通路:上图中不包含j指令的数据通路,添加后如下:2)有限状态机(...原创 2018-07-07 15:09:28 · 12470 阅读 · 2 评论 -
【verilog】数码管动态扫描实现方法
*博客地址转至https://xisynotz.xyz一. 实验目的熟练掌握时序逻辑电路的设计方法掌握寄存器文件的实现原理掌握数码管动态扫描实现方法二. 实验内容用模块化设计,实现 16*16bit 的寄存器文件–具备 2 组读端口及 1 组写端口–通过读端口可从 0~15 号的任意地址读取数据–通过写端口可向 0~15 号的任意地址写入...原创 2018-07-07 15:08:29 · 16794 阅读 · 0 评论 -
vivado error:incorrect freePtr. Call out of sequence?
官网论坛方案https://forums.xilinx.com/t5/Synthesis/TclStackFree-incorrect-freePtr-Call-out-of-sequence-in-2016-4/m-p/742698It seems to work after chaning name on the computer. The old name contained a ...原创 2019-06-17 20:17:14 · 3825 阅读 · 1 评论