TMS320F28335项目开发记录3_28335简单介绍

28335特性介绍

  • 高性能静态CMOS技术
        高达150MHZ(6.67ns的周期时间);1.9V / 1.8内核 ,3.3V I/O设计
  • 高性能32位CPU
        IEEE-754单精度浮点单元
          哈佛总线结构
          快速中断响应处理
          使用C/C++ 和汇编语言
  • 6通道的DMA(用于ADC、McBsp、ePWM、XINTF和SARAM)
  • 16位或32位外部接口XINTF
  • 片上存储器
        256K*16 Flash     34K*16 SARAM    
        8K*16 Boot ROM(支持软件引导模式SCI、SPI、CAN、I2C、McBSP、XINTF和并行IO)
  • 时钟和系统控制
        支持动态锁相环PLL; 片载振荡器; 安全装置定时模块
  • GPIO0~GPIO63引脚可以连接到八个外部内核中断其中的一个
  • 支持58个外设中断的PIE模块(外设中断扩展)
  • 3个32位定时器
  • 串行端口外设
        2个局域网控制器CAN模块
          3个SCI模块(SCIA、SCIB、SCIC)
          2个McBSP模块(可配置为SPI)——一个SPI,一个I2C         
  • 12位,16通道模数转换ADC
        80ns转化率;2*8通道复用输入器;两个采样保持;单一/同步转换
  • 字节序:小端模式
  • 温度选项:A:-40~85    S:-40~125   Q:-40~125
冯诺依曼结构和哈佛总线结构区别:


下面来一张官方的表:


JTAG:



        

TMS320F2833x TMS320F2823x DSC .................................................................................. 10 1.1 特性 ......................................................................................................................... 10 1.2 开始使用 .................................................................................................................... 11 2 .................................................................................................................................. 12 2.1 引脚分配 .................................................................................................................... 14 2.2 信号说明 .................................................................................................................... 23 3 ............................................................................................................................ 33 3.1 内存映射 .................................................................................................................... 34 3.2 简要说明 .................................................................................................................... 41 3.2.1 C28x CPU ....................................................................................................... 41 3.2.2 内存总线(哈弗总线架构) .................................................................................... 41 3.2.3 外设总线 ......................................................................................................... 41 3.2.4 实时 JTAG 和分析 .............................................................................................. 42 3.2.5 外部接口(XINTF) ................................................................................................ 42 3.2.6 闪存 ............................................................................................................... 42 3.2.7 M0,M1 SARAM ............................................................................................... 42 3.2.8 L0, L1, L2, L3, L4, L5, L6, L7SARAM ........................................................................ 43 3.2.9 引导 ROM ........................................................................................................ 43 3.2.9.1 引导加载器使用的外设引脚 ....................................................................... 44 3.2.10 安全性 ............................................................................................................ 44 3.2.11 外设中断扩展 (PIE) 块 ......................................................................................... 46 3.2.12 外部中断 (XINT1-XINT7,XNMI) ............................................................................. 46 3.2.13 振荡器和锁相环 (PLL) .......................................................................................... 46 3.2.14 安全装置 ......................................................................................................... 46 3.2.15 外设时钟 ......................................................................................................... 46 3.2.16 低功率模式 ....................................................................................................... 46 3.2.17 外设帧 0,1,2,3 (PFn) ...................................................................................... 47 3.2.18 通用输入/输出 (GPIO) 复用器 ................................................................................. 47 3.2.19 32 位 CPU 定时器 (0,1,2) .................................................................................. 47 3.2.20 控制外设 ......................................................................................................... 48 3.2.21 串行端口外设 .................................................................................................... 48 3.3 寄存器映射 ................................................................................................................. 49 3.4 器件仿真寄存器 ............................................................................................................ 51 3.5 中断 .......................................................................................................................... 52 3.5.1 外部中断 ......................................................................................................... 56 3.6 系统控制 .................................................................................................................... 57 3.6.1 OSC 和 PLL 块 .................................................................................................. 58 3.6.1.1 外部基准振荡器时钟选项 .......................................................................... 59 3.6.1.2 基于 PLL 的时钟模块 .............................................................................. 60 3.6.1.3 输入时钟损失 ....................................................................................... 61 3.6.2 安全装置块 ....................................................................................................... 62 3.7 低功率模式块 .....................................................................................
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