@4.verilog 参数

最新推荐文章于 2024-01-24 22:42:33 发布
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分类专栏： 硬件编程 文章标签： fpga开发
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版权

参数

参数化:参数用来定义时延和变量的宽度，以及状态的编码等

  • 参数类型
    parameter：通过例化传参，改变参数值
    localparam：

  • parameter
    只能对参数赋值一次，使用defparam 实现

在这里插入图片描述
注 对于传多个参数时，如BUS_ADDR, M1 #(.BUS_WIDTH(64),.BUS_ADDR(32))U1(--------)

  • localparam
    局部参数，定义格式与parameter相同，localparam CODE=8`h2
    在例化时，不同通过传递参数，或者defparam语句对局部参数进行修改
    若局部参数是通过其它非局部参数定义的
parameter BYTE=8;
localparam NIBBLE=2*BYTE;

例1 采用参数定义的数据比较器
在这里插入图片描述
例2 采用参数定义的加法器

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Verilog 参数
luoai_2666的博客
04-23 2432
概述 `define：作用 -> 定义常量可以跨模块、跨文件 范围 -> 整个工程 parameter：作用 -> 常用于模块间参数传递; 范围 -> 本module内 localparam 作用 -> 常用于状态机的参数定义; 范围 -> 本module内有效，不可用于参数传递; localparam cannot be used within the module port parameter list. 用法 概念：可以跨模块的定义，写在模块名称上面，在整个.
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Verilog之参数定义
xindongpai的博客
05-06 852
localparam parameter define定义和引用
Verilog语法-参数（parameter，localparam）
liuchj的博客
10-04 2149
Veilog中参数的关键词为parameter、localparam，它们在verilog模块的主要用途有两个：第一是便于阅读；第二是便于进行模块的修改。便于阅读很好理解，将代码中常用的数值参数化，用对应的逻辑含义来进行参数命名，这样变提高了代码的逻辑可读性。便于修改主要是两个方面，一方面是在要对代码中多处重复出现的同一值进行修改时，容易出现漏改错改的现象，使用参数后，便只用修改参数声明时处的值便可以进行统一修改，即提高了效率又保证了准确性；
Verilog参数定义与例化模块中的参数修改
YprgDay的博客(Yuan make progress everyday)
09-27 2774
本文对Verilog中参数的定义与仿真模块中的参数修改语法进行总结。
Verilog基础语法（15）之参数
m0_51965113的博客
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参数是Verilog结构，它允许一个模块以不同的规格重复使用。例如，一个4位加法器可以被参数化为接受一个位数的值，并且可以在模块实例化期间传递新的参数值。所以，一个N位加法器可以变成4位、8位或16位加法器。它们就像函数的参数一样，在函数调用过程中被传递进来。8'b3下图所示的模块使用参数来指定设计内的总线宽度、数据宽度和FIFO的深度，在模块实例化时可以用新的值覆盖，也可以使用defparam语句。input addr;input sel;
Verilog parameter 参数
whik1194的博客
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文章目录语法注意示例：支持递增或递减的计数器localparam Verilog支持使用参数来指定数据位宽或表示某些有特殊含义的常量，可以便于实现模块的通用性和以后的维护，对于同一个模块，可以通过指定不同的参数值来实现不同的功能，比如通过改变加法器模块的数据位宽来实现4/8/16位数据操作，类似函数调用时传入的不同参数。 语法 parameter [type] [range] [name] = [constant value]; 例如： parameter msb = 7;
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Verilog中的参数是使得设计更具有通用性、易读性的手段之一，使用十分频繁。
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