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原创 PTA Basic 1060 爱丁顿数
英国天文学家爱丁顿很喜欢骑车。据说他为了炫耀自己的骑车功力,还定义了一个“爱丁顿数” E ,即满足有 E 天骑车超过 E 英里的最大整数 E。据说爱丁顿自己的 E 等于87。现给定某人 N 天的骑车距离,请你算出对应的爱丁顿数 E(≤N)。
2023-08-09 22:36:47
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原创 PTA Basic 1025 反转链表
给定一个常数 K 以及一个单链表 L,请编写程序将 L 中每 K 个结点反转。例如:给定 L 为 1→2→3→4→5→6,K 为 3,则输出应该为 3→2→1→6→5→4;如果 K 为 4,则输出应该为 4→3→2→1→5→6,即最后不到 K 个元素不反转。
2023-08-08 23:45:29
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原创 PTA Basic 1055 集体照
拍集体照时队形很重要,这里对给定的 N 个人 K 排的队形设计排队规则如下:每排人数为 N/K(向下取整),多出来的人全部站在最后一排;后排所有人的个子都不比前排任何人矮;每排中最高者站中间(中间位置为 m/2+1,其中 m 为该排人数,除法向下取整);每排其他人以中间人为轴,按身高非增序,先右后左交替入队站在中间人的两侧(例如5人身高为190、188、186、175、170,则队形为175、188、190、186、170。这里假设你面对拍照者,所以你的左边是中间人的右边);
2023-08-06 23:54:59
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原创 HDLbits Exams/review2015 fancytimer
尝试只用4个状态的状态机去实现,稍微复杂了一些。把start_pattern每个bit,delay的每个bit,每个1000cycle计数换成状态机去实现,可能会更简洁一些。
2023-07-16 20:00:39
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原创 PTA Basic 1015 德才论
宋代史学家司马光在《资治通鉴》中有一段著名的“德才论”:“是故才德全尽谓之圣人,才德兼亡谓之愚人,德胜才谓之君子,才胜德谓之小人。凡取人之术,苟不得圣人,君子而与之,与其得小人,不若得愚人。现给出一批考生的德才分数,请根据司马光的理论给出录取排名。
2023-06-23 13:34:14
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原创 过程语句和子程序 连接设计与测试平台 Systemverilog 笔记 3
过程语句和子程序任务与函数之间的区别任务可以消耗时间,而函数不能。即函数里不能带有#100,@(posedge clk),wait(ready)之类的阻塞语句。Verilog中函数不能调用任务,而SystemVerilog中可以,但只能由fork…join_none语句(不影响函数执行,不消耗时间)生成的线程中调用。所以,一般来说,不消耗时间的任务最好都定义成void函数,以方便被任何函数或任务调用。可以使用void’(function)来忽略函数的返回值。子程序参数子程序的参数默认的类型和方向是
2020-05-18 21:52:28
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原创 Data Types Systemverilog 笔记 2
数据类型概述:Integer有四状态和双状态整数型。四状态双状态logic;reg;wire;integer;timeshortint;int;longint;byte;bitString可保存长度可变的字符串,单个字符是byte类型。常用字符串方法eventevent evt;/*声明evt事件*/-> evt;/*触发evt*/@(evt)/*捕获evt触发*/Typedef用户自定义类型Enumerationsenum {
2020-05-18 21:49:05
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原创 Literal Values Systemverilog 笔记 1
学习了几种Literal。Integer literals包含四种值,0,1,x,zReal literalsTime literalsTime通常为整数型,输出Time时,会将当前的时间以所设置的时间周期为基准,输出周期数String literals可用\换行输入更长的字符串Array literalsbyte a [0:1][0:2] = '{'{0,1,2},'{3{8'h9}}};/*声明数组a,大小为2,元素为长度3的一维数组*/Structure
2020-05-18 21:47:56
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原创 数字IC笔试常考
信号的跨时钟域同步首先要了解为什么要进行跨时钟域同步。对于存在不同时钟域的电路,信号跨时钟域传输往往会导致亚稳态的问题。亚稳态指的是触发器无法在某个规定时间段内达到一个可确认的状态。如上图所示,第一个时钟域的输出A传入第二个时钟域,由于时钟域不同,A信号的跳变可能与时钟信号的跳变在同一时刻,导致输出B的结果未知,生成亚稳态。亚稳态的产生是由于触发器出现了时序违例(Timing violat...
2020-04-21 14:07:53
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空空如也
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